MT90503 Datasheet, PDF (8/233 Pages) Zarlink Semiconductor Inc – 2048VC AAL1 SAR

MT90503
Data Sheet
List of Figures
Figure 49 - Clock Recovery Information Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Figure 50 - mem_clk Output and fast_clk Generation Circuits. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Figure 51 - mem_clk Input and mclk Generation Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Figure 52 - Non-multiplexed CPU Write Access - Intel Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
Figure 53 - Non-multiplexed CPU Read Access - Intel Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
Figure 54 - Multiplexed CPU Write Access - Intel Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
Figure 55 - Multiplexed CPU Read Access - Intel Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
Figure 56 - Non-Multiplexed CPU Interface Write Access - Motorola Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Figure 57 - Non-multiplexed CPU Interface Read Access - Motorola Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Figure 58 - Multiplexed CPU Interface Write Access - Motorola Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Figure 59 - Multiplexed CPU Interface Read Access - Motorola Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
Figure 60 - UTOPIA Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Figure 61 - Flowthrough ZBT External Memory Timing - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Figure 62 - Flowthrough ZBT External Memory Timing - Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Figure 63 - Flowthrough SSRAM External Memory Timing - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Figure 64 - Flowthrough SSRAM External Memory Timing - Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Figure 65 - Late-write External Memory Timing - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Figure 66 - Late-write External Memory Timing - Read Access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Figure 67 - Pipelined ZBT External Memory Timing - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Figure 68 - Pipelined ZBT External Memory Timing - Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Figure 69 - Pipelined External Memory Timing - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Figure 70 - Pipelined External Memory Timing - Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Figure 71 - H.100 Input, Output, and Frame Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
Figure 72 - H.100 Message Channel Clock, Transmission Delay, and Reception Delay. . . . . . . . . . . . . . . . . . . 226
Figure 73 - H.100 Clock Skew (when chip is Master) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Figure 74 - H.100/H.110 Clocking Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
Figure 75 - TDM Bus Timing - Compatibility Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Figure 76 - TDM Data Bus Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
8
Zarlink Semiconductor Inc.