THS1206IDAR Datasheet, PDF (31/43 Pages) Texas Instruments – 12-BIT, 4 ANALOG INPUT, 6 MSPS, SIMULTANEOUS SAMPLINGANALOG TO-DIGITAL CONVERTERS

www.ti.com
THS1206
SLAS217H – MAY 1999 – REVISED JULY 2003#
Write Timing (using R/W, CS0-controlled)
Figure 37 shows the write-timing behavior when the WR(R/W) input is programmed as a combined read-write input R/W.
The RD input has to be tied to high-level in this configuration. This timing is called CS0-controlled because CS0 is the last
external signal of CS0, CS1, and R/W, which becomes valid.
tw(CS)
CS0
10%
10%
90%
CS1
tsu(R/W)
ÓÓÓÓÓÓÓÓÓÓÓÓ _WR
RD
th(R/W)
tsu
ÓÓÓÓÓÓÓÓÓ
th
D(0–11)
90%
90%
DATA_AVÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖÖ
Figure 37. Write Timing Diagram Using R/W (CS0-controlled)
Write Timing Parameter (RD-controlled)
PARAMETER
tsu(R/W)
tsu
th
th(R/W)
tw(CS)
Setup time, R/W stable to last CS valid
Setup time, data valid to first CS invalid
Hold time, first CS invalid to data invalid
Hold time, first CS invalid to R/W change
Pulse duration, CS active
MIN TYP MAX UNIT
0
ns
5
ns
2
ns
5
ns
10
ns
INTERFACING THE THS1206 TO THE TMS320C30/31/33 DSP
The following application circuit shows an interface of the THS1206 to the TMS320C30/31/33 DSPs. The read and write
timings (using R/W, CS0-controlled) shown before are valid for this specific interface.
DVDD
THS1206
CS0
CS1
RD R/W
DATA_AV
CONV_CLK
DATA
TMS320C30/31/33
STRB
A23
R/W
INTX
TOUT
DATA
31