HYS64D16301HU-5-C Datasheet, PDF (22/35 Pages) Infineon Technologies AG – 184-Pin Unbuffered Dual-In-Line Memory Modules

HYS[64/72]D[16x01/32x00/64x20]HU-[5/6]-C
Unbuffered DDR SDRAM Modules
Electrical Characteristics
3.3
AC Characteristics
Table 11 AC Timing - Absolute Specifications –6/–5
Parameter
Symbol
–6
DDR333
Min. Max.
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t_AC
t_DQSCK
t_CH
t_CL
t_HP
t_CK
–0.7 +0.7
–0.6 +0.6
0.45 0.55
0.45 0.55
min. (t_CL, t_CH)
6
12
6
12
7.5 12
DQ and DM input hold time
t_DH
0.45 —
DQ and DM input setup time
t_DS
0.45 —
Control and Addr. input pulse width (each
t_IPW
2.2 —
input)
DQ and DM input pulse width (each input)
Data-out high-impedance time from CK/CK
Data-out low-impedance time from CK/CK
Write command to 1^st DQS latching transition
DQS-DQ skew (DQS and associated DQ
signals)
t_DIPW
t_HZ
t_LZ
t_DQSS
t_DQSQ
1.75 —
–0.7 +0.7
–0.7 +0.7
0.75 1.25
—
+0.40
—
+0.45
Data hold skew factor
t_QHS
—
+0.50
—
+0.55
DQ/DQS output hold time
t_QH
t_HP – —
t_QHS
DQS input low (high) pulse width (write cycle) t_DQSL,H 0.35 —
DQS falling edge to CK setup time (write cycle) t_DSS
0.2 —
DQS falling edge hold time from CK (write
t_DSH
0.2 —
cycle)
Mode register set command cycle time
Write preamble setup time
Write postamble
Write preamble
Address and control input setup time
t_MRD
t_WPRES
t_WPST
t_WPRE
t_IS
2
0
0.40
0.25
0.75
—
—
0.60
—
—
–5
DDR400B
Min. Max.
–0.6 +0.6
–0.5 +0.5
0.45 0.55
0.45 0.55
min. (t_CL, t_CH)
5
12
6
12
7.5 12
0.4 —
0.4 —
tbd —
tbd
–0.6
–0.6
0.75
—
—
—
—
t_HP –
t_QHS
0.35
0.2
0.2
—
+0.6
+0.6
1.25
+0.40
+0.40
+0.50
+0.50
—
—
—
—
2
—
0
—
0.40 0.60
0.25 —
0.6 —
Unit
ns
ns
t_CK
t_CK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t_CK
ns
ns
ns
ns
ns
t_CK
t_CK
t_CK
t_CK
ns
t_CK
t_CK
ns
Note/ Test
Condition ¹⁾
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 3.0 ^2)3)4)5)
CL = 2.5 ^2)3)4)5)
CL = 2.0 ^2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
TFBGA ^2)3)4)5)
TSOPII ^2)3)4)5)
TFBGA ^2)3)4)5)
TSOPII ^2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
fast slew rate
3)4)5)6)10)
0.8 —
0.7 —
ns slow slew rate
3)4)5)6)10)
Address and control input hold time
t_IH
0.75 —
0.6 —
ns fast slew rate
3)4)5)6)10)
0.8 —
0.7 —
ns slow slew rate
3)4)5)6)10)
Read preamble
t_RPRE
0.9
1.1
0.9
1.1
t_CK
2)3)4)5)
Data Sheet
22
V1.0, 2003-07