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HYS64D16301HU-5-C Datasheet, PDF (11/35 Pages) Infineon Technologies AG – 184-Pin Unbuffered Dual-In-Line Memory Modules
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HYS[64/72]D[16x01/32x00/64x20]HU-[5/6]-C
Unbuffered DDR SDRAM Modules
Pin Configuration
DQS1
DM1/DQS10
DQS0
DM0/DQS9
S0
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
LDQS S
LDM
I/O 0
I/O 1
D0
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQS3
DM3/DQS12
DQS2
DM2/DQS11
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
LDQS S
LDM
I/O 0
I/O 1
I/O 2
D1
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQS5
DM5/DQS14
DQS4
DM4/DQS13
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
LDQS S
LDM
I/O 0
I/O 1
D2
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQS7
DM7/DQS16
DQS6
DM6/DQS15
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
LDQS S
LDM
I/O 0
I/O 1
I/O 2
D3
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
VDD SPD
VDD/VDDQ
VREF
VSS
VDDID
BA0 - BA1
A0 - A13
RAS
CAS
CKE0
WE
SPD
D0 - D3
D0 - D3
Serial PD
SCL
WP
A0 A1 A2
SA0 SA1 SA2
SDA
* Clock Wiring
Clock
Input
SDRAMs
*CK0/CK0
*CK1/CK1
*CK2/CK2
NC
2 SDRAMs
2 SDRAMs
* Wire per Clock Loading
Table/Wiring Diagrams
D0 - D3
Strap: see Note 4
Notes:
1. DQ-to-I/O wiring is shown as recommended but may
be changed.
BA0-BA1: SDRAMs D0 - D3
2. DQ/DQS/DM/CKE/S relationships must be main-
tained as shown.
A0-A13: SDRAMs D0 - D3
3. DQ, DQS, DM/DQS resistors: 22 ohms ± 5%.
RAS: SDRAMs D0 - D3
CAS: SDRAMs D0 - D3
CKE: SDRAMs D0 - D3
4. VDDID strap connections
(for memory device VDD, VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
STRAP IN (VSS): VDD ≠ VDDQ
WE: SDRAMs D0 - D3
5. BAx, Ax, RAS, CAS, WE resistors: 7.5 ohms ± 5%
Figure 1 Block Diagram - One Rank 16M × 64 DDR SDRAM DIMM HYS64D16301GU using × 16
organized SDRAMs
Data Sheet
11
V1.0, 2003-07
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