HYS64D16301HU-5-C Datasheet, PDF(15/35 Page) Infineon Technologies AG – 184-Pin Unbuffered Dual-In-Line Memory Modules

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HYS64D16301HU-5-C Datasheet, PDF (15/35 Pages) Infineon Technologies AG – 184-Pin Unbuffered Dual-In-Line Memory Modules

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HYS[64/72]D[16x01/32x00/64x20]HU-[5/6]-C

Unbuffered DDR SDRAM Modules

Pin Configuration

DQS0

DM0/DQS9

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1/DQS10

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2/DQS11

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3/DQS12

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQS8

DM8/DQS17

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

BA0 - BA1

A0 - A13

CKE1

RAS

CAS

CKE0

DQS4

DM4/DQS13

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

D13

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS5

DM5/DQS14

S DQS

D10

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

D14

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

D11

DQS6

DM6/DQS15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7/DQS16

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

D15

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

BA0-BA1: SDRAMs D0 - D17

A0-A13: SDRAMs D0 - D17

CKE: SDRAMs D9 - D17

RAS: SDRAMs D0 - D17

SCL

CAS: SDRAMs D0 - D17

CKE: SDRAMs D0 - D8

WE: SDRAMs D0 - D17

S DQS

D12

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

D16

VDD SPD

VDD/VDDQ

S DQS

VREF

D17

VSS

VDDID

SPD

D0 - D17

* Clock Wiring

Clock

Input

SDRAMs

*CK0/CK0

*CK1/CK1

*CK2/CK2

6 SDRAMs

Strap: see Note 4

Notes:

* Wire per Clock Loading

Table/Wiring Diagrams

1. DQ-to-I/O wiring is shown as recommended

but may be changed.

2. DQ/DQS/DM/CKE/S relationships must be

Serial PD

maintained as shown.

3. DQ, DQS, DM/DQS resistors: 22 ohms Â± 5%.

A0 A1 A2

SA0 SA1 SA2

4. VDDID strap connections

SDA

(for memory device VDD, VDDQ):

STRAP OUT (OPEN): VDD = VDDQ

STRAP IN (VSS): VDD â VDDQ

5. BAx, Ax, RAS, CAS, WE resistors: 3 ohms

+5%

Figure 5 Block Diagram - Two Rank 64M Ã 72 DDR-I SDRAM DIMM HYS72D64Ã 20GU using Ã 8

Organized SDRAMs

Data Sheet

V1.0, 2003-07

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