HYS72D32500GR Datasheet, PDF (18/39 Pages) Infineon Technologies AG – Registered DDR SDRAM-Modules

HYS72D[128/64/32]5[00/20/21]GR–[7F/7/8]-B
Registered DDR SDRAM-Modules
Electrical Characteristics
3.3
AC Characteristics
Table 12 AC Timing - Absolute Specifications –8/–7/-7F
Parameter
Symbol
–8
–7
DDR200
DDR266A
Min. Max. Min. Max.
DQ output access time from t_AC
CK/CK
–0.8 +0.8 –0.75 +0.75
DQS output access time from t_DQSCK –0.8 +0.8
CK/CK
–0.75 +0.75
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse
width (each input)
t_CH
t_CL
t_HP
t_CK2.5
t_CK2
t_DH
t_DS
t_IPW
0.45 0.55 0.45 0.55
0.45 0.55 0.45 0.55
min. (t_CL, t_CH) min. (t_CL, t_CH)
8 12
7
12
10 12
7.5 12
0.6 —
0.5 —
0.6 —
0.5 —
2.5 —
2.2 —
DQ and DM input pulse width t_DIPW
(each input)
2.0 —
1.75 —
Data-out high-impedance time t_HZ
from CK/CK
–0.8 +0.8 –0.75 +0.75
Data-out low-impedance time t_LZ
from CK/CK
–0.8 +0.8 –0.75 +0.75
Write command to 1^st DQS
latching transition
t_DQSS 0.75 1.25 0.75 1.25
DQS-DQ skew (DQS and
associated DQ signals)
t_DQSQ — +0.6
—
+0.5
Data hold skew factor
t_QHS
— 1.0
— 0.75
DQ/DQS output hold time
t_QH
DQS input low (high) pulse
width (write cycle)
t_DQSL,H
DQS falling edge to CK setup t_DSS
time (write cycle)
DQS falling edge hold time from t_DSH
CK (write cycle)
Mode register set command t_MRD
cycle time
Write preamble setup time
Write postamble
Write preamble
t_WPRES
t_WPST
t_WPRE
t_HP – —
t_QHS
0.35 —
0.2 —
0.2 —
2—
0—
0.40 0.60
0.25 —
t_HP – —
t_QHS
0.35 —
0.2 —
0.2 —
2
—
0
—
0.40 0.60
0.25 —
–7F
DDR266F
Min. Max.
– +0.75
0.75
– +0.75
0.75
0.45 0.55
0.45 0.55
min. (t_CL, t_CH)
7 12
7.5 12
0.5 —
0.5 —
2.2 —
1.75 —
– +0.75
0.75
– +0.75
0.75
0.75 1.25
— +0.5
— 0.75
t_HP – —
t_QHS
0.35 —
0.2 —
0.2 —
2—
0—
0.40 0.60
0.25 —
Unit
ns
ns
t_CK
t_CK
ns
ns
ns
ns
ns
ns
ns
ns
ns
t_CK
ns
ns
ns
ns
ns
t_CK
t_CK
t_CK
t_CK
ns
t_CK
t_CK
Note/
Test
Condition ¹⁾
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 2.5 ^2)3)4)5)
CL = 2.0 ^2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
Data Sheet
18
Rev. 1.03 2004-01