HYS72D32500GR Datasheet, PDF(11/39 Page) Infineon Technologies AG

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HYS72D32500GR Datasheet, PDF (11/39 Pages) Infineon Technologies AG – Registered DDR SDRAM-Modules

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HYS72D[128/64/32]5[00/20/21]GRâ[7F/7/8]-B

Registered DDR SDRAM-Modules

Pin Configuration

RS0

DQS0

DM0/DQS9

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1/DQS10

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

DQS4

DM4/DQS13

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQS5

DM5/DQS14

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

DQS2

DM2/DQS11

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3/DQS12

DQS8

DM8/DQS17

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

BA0-BA1

A0-An7

RAS

CAS

CKE0

PCK

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

DQS6

DM6/DQS15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7/DQS16

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

S DQS

VDDSPD

Serial PD

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

S DQS

SCL

Serial PD

WP A0 A1 A2

SA0 SA1 SA2

SDA

VDDQ

VDD

VREF

VSS

VDDID

D0- D8

D0-D8

Strap: see Note 4

I/O 6

I/O 7

Notes:

RS0 -> CS: SDRAMs D0-D8

1. DQ-to-I/O wiring may be changed within a byte.

2. DQ/DQS/DM/CKE/S relationships must be main-

RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D8

RA0-RAn7 -> A0-An7: SDRAMs D0-D8

RRAS -> RAS: SDRAMs D0-D8

RCAS -> CAS: SDRAMs D0-D8

RCKE0 -> CKE: SDRAMs D0- D8

RWE -> WE: SDRAMs D0-D8

tained as shown.

3. DQ/DQS resistors should be 22 Ohms.

4. VDDID strap connections (for memory device VDD,

VDDQ):

STRAP OUT (OPEN): VDD = VDDQ

STRAP IN (VSS): VDD â VDDQ.

5. SDRAM placement alternates between the back

RESET

CK0, CK0 --------- PLL*

* Wire per Clock Loading Table/Wiring Diagrams

and front sides of the DIMM.

6. Address and control resistors should be 22 Ohms.

7. A13 is not wired for raw card A.

Figure 1 Block Diagram: One Rank 32M Ã 72 DDR SDRAM DIMM Module (Ã8 components)

HYS72D32500GR on Raw Card L

Data Sheet

Rev. 1.03 2004-01

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