HYS72D32500GR Datasheet, PDF(12/39 Page) Infineon Technologies AG

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HYS72D32500GR Datasheet, PDF (12/39 Pages) Infineon Technologies AG – Registered DDR SDRAM-Modules

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HYS72D[128/64/32]5[00/20/21]GRâ[7F/7/8]-B

Registered DDR SDRAM-Modules

Pin Configuration

VSS

RS0

DQS0

DQS9

DQ0

DQ1

DQ2

DQ3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQ4

DQ5

DQ6

DQ7

DQS S DM

I/O 0

I/O 1 D9

I/O 2

I/O 3

DQS1

DQS2

DQ8

DQ9

DQ10

DQ11

DQS3

DQ16

DQ17

DQ18

DQ19

DQS4

DQ24

DQ25

DQ26

DQ27

DQS5

DQ32

DQ33

DQ34

DQ35

DQS6

DQ40

DQ41

DQ42

DQ43

DQ48

DQ49

DQ50

DQ51

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS10

DQS11

DQ12

DQ13

DQ14

DQ15

DQS12

DQ20

DQ21

DQ22

DQ23

DQS13

DQ28

DQ29

DQ30

DQ31

DQS14

DQS15

DQ36

DQ37

DQ38

DQ39

DQ44

DQ45

DQ46

DQ47

DQ52

DQ53

DQ54

DQ55

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D10

DQS S DM

I/O 0

I/O 1

I/O 2

I/O 3

D11

DQS S

I/O 0

I/O 1

I/O 2

I/O 3

D12

DQS S

I/O 0

I/O 1

I/O 2

D13

I/O 3

DQS S DM

I/O 0

I/O 1

I/O 2

I/O 3

D14

DQS S DM

I/O 0

I/O 1

I/O 2

I/O 3

D15

VDDSPD

VDDQ

VDD

VREF

VSS

VDDID

Serial PD

D0-D17

Strap: see Note 4

Serial PD

SCL

WP A0 A1 A2

SDA

SA0 SA1 SA2

DQS7

DQS S DM

DQS16

DQS S DM

DQS8

DQ56

DQ57

DQ58

DQ59

CB0

CB1

CB2

CB3

I/O 0

I/O 1

I/O 2

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS17

DQ60

DQ61

DQ62

DQ63

CB4

CB5

CB6

CB7

I/O 0

I/O 1

I/O 2

I/O 3

D16

DQS S DM

I/O 0

I/O 1 D17

I/O 2

I/O 3

Notes:

1. DQ-to-I/O wiring may be changed

within a byte.

2. DQ/DQS/CKE/S relationships

must be maintained as shown.

3. DQ/DQS resistors should be 22

Ohms.

4. VDDID strap connections

(for memory device VDD, VDDQ):

BA0-BA1

A0-An6

RAS

CAS

CKE0

STRAP OUT (OPEN): VDD = VDDQ

STRAP IN (VSS): VDD â VDDQ.

RS0 -> CS : SDRAMs D0-D17

5. Address and control resistors

RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D17

RA0-RAn6 -> A0-An6: SDRAMs D0-D17

RRAS -> RAS: SDRAMs D0-D17

should be 22 Ohms.

6. A13 is not wired for raw card B.

RCAS -> CAS: SDRAMs D0-D17

RCKE0A -> CKE: SDRAMs D0-D17

RWE -> WE: SDRAMs D0-D17

CK0, CK0 --------- PLL*

PCK

RESET

* Wire per Clock Loading Table/Wiring Diagrams

Figure 2 Block Diagram: One Rank 64M Ã 72 DDR SDRAM DIMM Module (Ã4 components)

HYS72D64500GR on Raw Card M

Data Sheet

Rev. 1.03 2004-01

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