HYS72D32500GR Datasheet, PDF(13/39 Page) Infineon Technologies AG

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HYS72D32500GR Datasheet, PDF (13/39 Pages) Infineon Technologies AG – Registered DDR SDRAM-Modules

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HYS72D[128/64/32]5[00/20/21]GRâ[7F/7/8]-B

Registered DDR SDRAM-Modules

Pin Configuration

VSS

RS1

RS0

DQS0

DM0/DQS9

DQ0

DQ1

DQ2

DQ3

DQS1

DQS2

DQ8

DQ9

DQ10

DQ11

DQS3

DQ16

DQ17

DQ18

DQ19

DQS4

DQ24

DQ25

DQ26

DQ27

DQS5

DQ32

DQ33

DQ34

DQ35

DQS6

DQ40

DQ41

DQ42

DQ43

DQS7

DQ48

DQ49

DQ50

DQ51

DQS8

DQ56

DQ57

DQ58

DQ59

CB0

CB1

CB2

CB3

BA0-BA1

A0-A13

RAS

CAS

CKE0

CKE1

PCK

I/OD0QS S

I/O 1

I/O 2

I/O 3

DQS

I/O 3

I/O 2

I/O 1

I/O 0

D18

DQ4

DQ5

DQ6

DQ7

DQS S DM

I/O 0

I/O 1 D9

I/O 2

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

D27

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D19

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D20

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D21

DM1/DQS10

DQ12

DQ13

DQ14

DQ15

DM2/DQS11

DQ20

DQ21

DQ22

DQ23

DM3/DQS12

DQ28

DQ29

DQ30

DQ31

DQS

I/O 0

I/O 1

I/O 2

I/O 3

D10

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D11

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D12

DQS

I/O 0

I/O 1

I/O 2

I/O 3

D28

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D29

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D30

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D22

DM4/DQS13

DQ36

DQ37

DQ38

DQ39

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D13

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D31

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D23

DM5/DQS14

DQ44

DQ45

DQ46

DQ47

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D14

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D32

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DM6/DQS15

DQ52

DQ53

DQ54

DQ55

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D15

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D33

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D25

DM7/DQS16

DQ60

DQ61

DQ62

DQ63

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D16

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D34

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D26

DM8/DQS17

CB4

CB5

CB6

CB7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D17

DQS

I/O 0

I/O 1

I/O 2

I/O 3

S DM

D35

CK0, CK0 --------- PLL*

* Wire per Clock Loading Table/Wiring Diagrams

SCL

RSO -> S : SDRAMs D0-D17

RS1 -> S : SDRAMs D18-D35

RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D35

RA0-RA13 -> A0-A13: SDRAMs D0- D35

RRAS -> RAS: SDRAMs D0-D35

RCAS -> CAS: SDRAMs D0-D35

RCKE0 -> CKE: SDRAMs D0-D17

RCKE1 -> CKE: SDRAMs D18-D35

RWE -> WE: SDRAMs D0-D35

RESET

Serial PD

WP A0 A1 A2

SA0 SA1 SA2

VDDSPD

VDDQ

SDA VDD

VREF

VSS

VDDID

Serial PD

D0-D35

Strap: see Note 4

Notes:

1. DQ-to-I/O wiring may be changed within a byte.

2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.

3. DQ/DQS resistors should be 22 Ohms.

4. VDDID strap connections (for memory device VDD, VDDQ):

STRAP OUT (OPEN): VDD = VDDQ

STRAP IN (VSS): VDD â VDDQ.

5. Address and control resistors should be 22 Ohms.

6. Each Chip Select and CKE pair alternate between decks for ther-

mal enhancement.

Figure 3 Block Diagram: Two Ranks 128M Ã 72 DDR SDRAM DIMM Modules (Ã4 components)

HYS72D128520GR on Raw Card N

Data Sheet

Rev. 1.03 2004-01

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