CDB4923 Datasheet, PDF (48/50 Pages) Cirrus Logic – Evaluation Board

CDB4923 CDB49300
PCLK Frequency
33.33 MHz
54 MHz
66.66 MHz
80 MHz
32 MHz
81 MHz
50 MHz
40 MHz
J72 J67 J68
LO
LO
LO
LO
LO
HI
LO
HI
LO
LO
HI
HI
HI
LO
LO
HI
LO
HI
HI
HI
LO
HI
HI
HI
Table 22. PCLK Configurations
M2
M1
M0
Audio Serial Port Format
LO
LO
LO FSYNC & SCK Output
LO
LO
HI Left/Right, 16-24 Bits
LO
HI
LO Word Sync, 16-24 Bits
LO
HI
HI Reserved
HI
LO
LO _{Left/Right, I}²_{S (default)}
HI
LO
HI LSB Justified, 16 Bits
HI
HI
LO LSB Justified, 18 Bits
HI
HI
HI MSB Last, 16-24 Bits
Table 23. Digital Input Format settings for CS8404A
(S2)
PLD
Mode
0
1
2
3
4
5
6
7
DATA
SEL2
LO
LO
LO
LO
HI
HI
HI
HI
DATA
SEL1
LO
LO
HI
HI
LO
LO
HI
HI
DATA
SEL0
LO
HI
LO
HI
LO
HI
LO
HI
CS492X/CS493XX
CMPDAT
CS492X/CS493XX
SDATAN1
Data and Control lines accessed via J11 and J12
S/PDIF -- CS8414
A/D -- CS5334
PC
A/D -- CS5334
S/PDIF -- CS8414
S/PDIF -- CS8414
S/PDIF -- CS8414
A/D -- CS5334
A/D -- CS5334
A/D -- CS5334
RESERVED
RESERVED
MCLK
MASTER
J12 or DSP
CS8414
DSP
CS8414
CS8414
OSC/PLL
CONTROL
SOURCE
J11 & J12
J11 & J12
PC
PC
PC
PC
Table 24. Data Selection Modes (Switch S3, PLD Version AB-X)
48
DS262DB2