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TLC34075-135FN Datasheet, PDF (5/52 Pages) Texas Instruments – Video Interface Palette Data Manual | |||
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List of Illustrations
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1â1 Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1â2
1â2 Terminal Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1â3
2â1 DOTCLK/VCLK/SCLK Relationship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1â3
2â2 SCLK/VCLK Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â5
2â3 SCLK/VCLK Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â6
2â4 SCLK/VCLK Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â6
2â5 SCLK/VCLK Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â7
2â6 Equivalent Circuit of the IOG Current Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â12
2â7 7.5-IRE, 8-Bit Composite Video Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â13
2â8 0-IRE, 8-Bit Composite Video Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â13
2â9 Relationship Between SFLAG/NFLAG, BLANK, and SCLK . . . . . . . . . . . . . . . . . . . . . . 2â15
2â10 SFLAG/NFLAG Timing in Special Nibble Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â16
2â11 Test Register Control Word State Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â18
2â12 Internal Comparator Circuitry for Analog Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â20
3â1 MPU Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3â7
3â2 Video Input/Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3â8
3â3 SFLAG/NFLAG Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3â8
Bâ1 Typical Connection Diagram and Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . App B
Bâ2 Typical Component Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . App B
Bâ3 Typical Split Power Plane . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . App B
Câ1 VCLK and SCLK Phase Relationship (Case 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . App C
Câ2 VCLK and SCLK Phase Relationship (Case 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . App C
List of Tables
Table
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2â1 Internal Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â1
2â2 Allocation of Palette Page Register Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â2
2â3 Input Clock Selection Register Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â3
2â4 Output Clock Selection Register Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â4
2â5 VCLK/SCLK Divide Ratio Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â4
2â6 Mode and Bus Width Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â9
2â7 Pixel Data Distribution in Special Nibble Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â15
2â8 General Control Register Bit Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â17
2â9 Test Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â18
2â10 Test Register Bit Definitions for Analog Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â20
2â11 D<7:4> Bit Coding for Analog Comparisons . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2â20
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