HYB25DC512800B Datasheet, PDF (26/35 Pages) Qimonda AG – 512-Mbit Double-Data-Rate SDRAM

Internet Data Sheet
HYB25DC512[80/16]0B[E/F]
Double-Data-Rate SDRAM
Parameter
Symbol –5
DDR400B
DQ and DM input setup time
t_DS
DQS falling edge hold time from t_DSH
CK (write cycle)
DQS falling edge to CK setup
t_DSS
time (write cycle)
Clock Half Period
t_HP
Data-out high-impedance time t_HZ
from CK/CK
Address and control input hold t_IH
time
Min.
0.4
0.2
0.2
min. (t_CL, t_CH)
—
0.6
0.7
Max.
—
—
—
—
+0.7
—
—
–6
DDR333
Min.
0.45
0.2
0.2
min. (t_CL, t_CH)
—
0.75
0.8
Control and Addr. input pulse
t_IPW
2.2
width (each input)
Address and control input setup t_IS
0.6
time
0.7
—
2.2
—
0.75
—
0.8
Data-out low-impedance time
t_LZ
from CK/CK
Mode register set command cycle t_MRD
time
DQ/DQS output hold time from t_QH
DQS
Data hold skew factor
t_QHS
Data hold skew factor
t_QHS
Active to Autoprecharge delay t_RAP
Active to Precharge command t_RAS
Active to Active/Auto-refresh
t_RC
command period
Active to Read or Write delay
t_RCD
Average Periodic Refresh Interval t_REFI
Precharge command period
t_RP
Read preamble
t_RPRE
Read postamble
t_RPST
Active bank A to Active bank B t_RRD
command
Write preamble
t_WPRE
Write preamble setup time
t_WPRES
–0.7
+0.70 –0.70
2
—
2
t_HP –t_QHS
—
—
—
+0.50
+0.50
t_HP –t_QHS
—
—
t_RCD
—
t_RCD
40
70E+3 42
55
—
60
15
—
18
—
7.8
—
15
—
18
0.9
1.1
0.9
0.40
0.60
0.40
10
—
12
Max. (0.25 × t_CK, —
1.5 ns)
0
—
0.25 × t_CK
0
Unit Note/ Test
Condition ¹⁾
Max.
—
—
—
—
+0.7
ns
2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)
ns
2)3)4)5)
ns
2)3)4)5)7)
—
ns fast slew rate
3)4)5)6)8)
—
ns slow slew
rate^3)4)5)6)8)
—
ns
2)3)4)5)9)
—
ns fast slew rate
3)4)5)6)8)
—
ns slow slew
rate^3)4)5)6)8)
+0.70 ns ^2)3)4)5)7)
—
t_CK
2)3)4)5)
—
ns
2)3)4)5)
+0.55 ns
+0.50 ns
—
ns
70E+3 ns
—
ns
TSOPII^2)3)4)5)
TFBGA
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
—
7.8
—
1.1
0.60
—
ns
2)3)4)5)
µs
2)3)4)5)8)
ns
2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)
ns
2)3)4)5)
—
ns
2)3)4)5)
—
ns
2)3)4)5)10)
Rev. 1.2, 2007-04
26
04112007-FHBX-O8HD