HYS72D32300 Datasheet, PDF (17/50 Pages) Qimonda AG – 184-Pin Registered Double Data Rate SDRAM Module

Internet Data Sheet
HYS72D[128/64/32]3xx[G/H]BR–[5/6/7]–C
Registered Double Data Rate SDRAM
3.4
AC Characteristics
This chapter describes the AC characteristics.
Parameter
Symbol
TABLE 14
AC Timing - Absolute Specifications for PC3200 and PC2700
–5
DDR400B
–6
DDR333
Unit Note/ Test
Condition ¹⁾
DQ output access time from CK/CK t_AC
CK high-level width
t_CH
Clock cycle time
t_CK
CK low-level width
t_CL
Auto precharge write recovery +
t_DAL
precharge time
DQ and DM input hold time
DQ and DM input pulse width (each
input)
t_DH
t_DIPW
DQS output access time from CK/CK t_DQSCK
DQS input low (high) pulse width
(write cycle)
t_DQSL,H
DQS-DQ skew (DQS and associated t_DQSQ
DQ signals)
Write command to 1^st DQS latching t_DQSS
transition
DQ and DM input setup time
t_DS
DQS falling edge hold time from CK t_DSH
(write cycle)
DQS falling edge to CK setup time t_DSS
(write cycle)
Clock Half Period
t_HP
Data-out high-impedance time from t_HZ
CK/CK
Address and control input hold time t_IH
Control and Addr. input pulse width t_IPW
(each input)
Min.
Max.
–0.5
+0.5
0.45
0.55
5
8
6
12
7.5
12
0.45
0.55
(tWR/tCK)+(tRP/tCK)
0.4
—
1.75
—
–0.6
+0.6
0.35
—
—
+0.40
0.72
1.25
0.4
—
0.2
—
0.2
—
min. (t_CL, t_CH) —
—
+0.7
0.6
—
0.7
—
2.2
—
Min.
–0.7
0.45
6
6
7.5
0.45
0.45
1.75
Max.
+0.7
0.55
12
12
12
0.55
—
—
ns
2)3)4)5)
t_CK
2)3)4)5)
ns CL = 3.0 ^2)3)4)5)
ns CL = 2.5 ^2)3)4)5)
ns CL = 2.0 ^2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)6)
ns
2)3)4)5)
ns
2)3)4)5)6)
–0.6
0.35
—
+0.6
—
ns
2)3)4)5)
t_CK
2)3)4)5)
+0.40 ns TFBGA ^2)3)4)5)
0.75
1.25
0.45
—
0.2
—
0.2
—
min. (t_CL, t_CH)
–0.7
—
+0.7
t_CK
2)3)4)5)
ns
2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)
ns
2)3)4)5)
ns
2)3)4)5)6)
0.75
0.8
2.2
—
ns fast slew rate
3)4)5)6)7)
—
ns slow slew
rate^3)4)5)6)7)
—
ns
2)3)4)5)8)
Rev. 1.32, 2007-03
17
03292006-Q22P-G7TH