HYS72D256520GR Datasheet, PDF(11/25 Page) Infineon Technologies AG – 184 Pin Registered Double Data Rate SDRAM Modules

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HYS72D256520GR Datasheet, PDF (11/25 Pages) Infineon Technologies AG – 184 Pin Registered Double Data Rate SDRAM Modules

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HYS72D256520GR-7-A

Registered Double Data Rate SDRAM Modules

Pin Configuration

VSS

RS1

RS0

DQS0

DQ0

DQ1

DQ2

DQ3

DQS1

DQS2

DQ8

DQ9

DQ10

DQ11

DQS3

DQ16

DQ17

DQ18

DQ19

DQ24

DQ25

DQ26

DQ27

DQS4

DQS5

DQ32

DQ33

DQ34

DQ35

DQS6

DQ40

DQ41

DQ42

DQ43

DQS7

DQ48

DQ49

DQ50

DQ51

DQS8

DQ56

DQ57

DQ58

DQ59

CB0

CB1

CB2

CB3

CS0

CS1

BA0-BA1

A0-A12

RAS

CAS

CKE0

CKE1

PKC

DQS CS DM

I/O 0

I/O 1 D0

I/O 2

I/O 3

DQS CS DM

I/O 0

I/O 1

D18

I/O 2

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D19

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D20

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D21

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D22

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D23

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D24

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D25

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D26

CK0, CK 0 --------- PLL*

* Wire per Clock Loading Table/Wiring Diagrams

RS0 -> CS : SDRAMs D0-D17

SCL

RS1 -> CS : SDRAMs D18 -D35

RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D35

RA0-RA12 -> A0-A12: SDRAMs D0 - D35

RRAS -> RAS : SDRAMs D0 - D35

RCAS -> CAS : SDRAMs D0 - D35

RCKE0 -> CKE: SDRAMs D0 - D17

RCKE1 -> CKE: SDRAMs D18 - D35

RWE -> WE : SDRAMs D0 - D35

RESET

DM0/DQS9

DQ4

DQ5

DQ6

DQ7

DM1/DQS10

DQ12

DQ13

DQ14

DQ15

DM2/DQS11

DQ20

DQ21

DQ22

DQ23

DM3/DQS12

DQ28

DQ29

DQ30

DQ31

DM4/DQS13

DQ36

DQ37

DQ38

DQ39

DM5/DQS14

DQ44

DQ45

DQ46

DQ47

DM6/DQS15

DQ52

DQ53

DQ54

DQ55

DM7/DQS16

DQ60

DQ61

DQ62

DQ63

DM8/DQS17

CB4

CB5

CB6

CB7

Serial PD

DQS CS DM

I/O 0

I/O 1 D9

I/O 2

I/O 3

DQS CS DM

I/O 0

I/O 1

I/O 2

D10

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D11

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D12

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D13

DQS S DM

I/O 0

I/O 1

I/O 2

D14

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D15

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D16

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D17

V DDSPD

DQS CS DM

I/O 0

I/O 1 D27

I/O 2

I/O 3

DQS CS DM

I/O 0

I/O 1

I/O 2

D28

I/O 3

DQS CS DM

I/O 0

I/O 1 D29

I/O 2

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D30

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D31

DQS S DM

I/O 0

I/O 1

I/O 2

D32

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D33

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D34

DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DM

D35

EEPROM

A0 A1 A2

SDA

VDD,VDDQ

SA0 SA1 SA2

VREF

V SS

Notes:

V DDID

1. DQ-to-I/O wiring may be changed within a byte.

2. DQ/DQS/DM/CKE/S relationships must be

maintained as shown.

3. DQ, DQS, Adress and control resistors: 22 Ohms.

4. VDDID strap connections

STRAP OUT (OPEN): VDD = VDDQ

5. SDRAM placement alternates between the back

and front of the DIMM.

D0 - D35

Strap: see Note 4

Figure 1 Block Diagram: Two Ranks 256M Ã 72 DDR SDRAM DIMM Modules (Ã4 comp.)

HYS72D256520GR on Raw Card N

Data Sheet

Rev. 1.02, 2003-12

10282003-P6EY-RWQ2

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