English
Language : 

FMS9874 Datasheet, PDF (12/25 Pages) Fairchild Semiconductor – Graphics Digitizer - 3x8-Bit, 108Ms/s Triple Video A/D Converter with Clamps
◁
PRODUCT SPECIFICATION
FMS9874
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
O1E2 O1E2O1E2O1E2O1E2 O1E2 O1E2
Figure 13. Even Pixels from Frame 2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
O1 E2 O1 E2 O1 E2 O1 E2 O1 E2 O1 E2
Figure 14. Subsequent Output
Combining Frames 2 and 3
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
O3 E2 O3 E2 O3 E2 O3 E2 O3 E2 O3 E2
Figure 15. Combined Frames
2 and 3
Timing and Control
Timing and Control logic encompasses the PLL, Timing
Generator and Sync Stripper.
Phase Locked Loop
Two clock types originate in the PLL:
1. Data clocks DCK and DCK.
2. Internal sampling clock SCK.
DCK and DCK are used to strobe data from the FMS9874 to
following digital circuits. SCK is the ADC sample clock
which has adjustable phase controlled through the PHASE
register. DCK and DCK are phase aligned with SCK.
Reference for the PLL is the horizontal sync input, HSIN
with polarity selected by the HSPOL bit.
Frequency of the HSIN input is multiplied by the value PLLN
+ 1 derived from the PLLN11-4 and PLLN3-0 registers. PLLN
+ 1 should equal the number of pixels per horizontal line
including active and blanked sections. Typically blanking is
20–30% of active pixels. Divide ratios from 2–4095 are
supported. SCK, DCK and DCK run at a rate PLLN + 1
times the HSIN frequency.
The PLL consists of a phase comparator, charge pump VCO
and ÷N counter, with the charge pump connected through the
LPF pin to an external filter. These elements must be pro-
grammed to match the incoming video source to be captured.
Values of IPUMP and FVCO for Standard VESA timing
parameters are shown in Table 3. Timing of many computer
video outputs does not comply with VESA recommendations.
PLLN should be optimized to avoid vertical noise bars on the
displayed image.
Modes marked 2X are 2X-oversampled modes where the
number of samples per horizontal line is doubled. To select
this mode, the Phase-locked Loop Divide Ratio value must
changed from PLL1x to:
PLL2x = 2 • (PLL1x + 1) – 1
Values of IPUMP and FVCO are set through the PLL
Configuration Register (0x0C). Recommended external filter
components are shown in Figure 16. RF quality ±10%
ceramic capacitors with X7R dielectric are recommended.
Table 3. Recommended IPUMP and FVCO values for Standard Display Formats1
Standard
VGA
2X
SVGA
Resolution
640 X 480
640 X 480
720 X 400
800 X 600
Refresh Rate
60 Hz
72 Hz
75 Hz
85 Hz
60 Hz
67 Hz
72 Hz
75 Hz
70 Hz
56 Hz
60 Hz
72 Hz
75 Hz
85 Hz
Horizontal
Frequency
31.5 kHz
37.7 kHz
37.5 kHz
43.3 kHz
31.5 kHz
35 kHz
37.7 kHz
37.5 kHz
31.5 kHz
35.1 kHz
37.9 kHz
48.1 kHz
46.9 kHz
53.7 kHz
Sample Rate
25.175 MHz
31.500 MHz
31.500 MHz
36.000 MHz
50 MHz
62.5 MHz
63 MHz
63 MHz
56.6 MHz
36.000 MHz
40.000 MHz
50.000 MHz
49.500 MHz
56.250 MHz
FVCO1-0
01
01
01
01
01
01
01
01
01
01
01
01
01
01
IPUMP2-0
100
100
100
100
100
100
100
100
100
111
111
111
111
12
REV. 1.5 11/10/00
 ▷