HYB25DC256163CE-4 Datasheet, PDF (20/29 Pages) Qimonda AG – 256-Mbit Double-Data-Rate SGRAM

Internet Data Sheet
HYB25DC256163CE
256-Mbit Double-Data-Rate SGRAM
Parameter
Symbol –4
DDR500
Write command to t_DQSS
1^st DQS latching
transition
DQ and DM input t_DS
setup time
DQS falling edge t_DSH
hold time from CK
(write cycle)
DQS falling edge to t_DSS
CK setup time
(write cycle)
Clock Half Period t_HP
Min.
0.85
Max.
1.15
0.4
—
0.2
—
0.2
—
min. (t_CL, t_CH) —
Data-out high-
t_HZ
—
impedance time
from CK/CK
Address and
t_IH
0.6
control input hold
time
0.7
+0.7
—
—
–5
DDR400B
Min.
0.75
Max.
1.25
0.4
—
0.2
—
0.2
—
min. (t_CL, t_CH) —
—
+0.7
0.6
—
0.7
—
–6
DDR333
Min.
0.75
0.45
0.2
0.2
min. (t_CL,
t_CH)
—
0.75
0.8
Control and Addr. t_IPW
2.2
input pulse width
(each input)
Address and
t_IS
0.6
control input setup
time
0.7
—
2.2
—
0.6
—
0.7
—
2.2
—
0.75
—
0.8
Data-out low-
t_LZ
impedance time
from CK/CK
Mode register set t_MRD
command cycle
time
DQ/DQS output t_QH
hold time from DQS
Data hold skew
t_QHS
factor
Active to
t_RAP
Autoprecharge
delay
Active to Precharge t_RAS
command
–0.7
2
t_HP –t_QHS
—
16
36
+0.7 –0.7
—
2
—
t_HP –t_QHS
0.4
—
—
20
70E+3 40
+0.7 –0.7
—
2
—
t_HP –t_QHS
0.5
—
—
t_RCD
70E+3 42
Unit Note¹⁾/ Test
Condition
Max.
1.25
t_CK
2)3)4)5)
—
ns
2)3)4)5)
—
t_CK
2)3)4)5)
—
t_CK
2)3)4)5)
—
ns
2)3)4)5)
+0.7 ns ^2)3)4)5)7)
—
ns fast slew rate
3)4)5)6)8)
—
ns slow slew
rate^3)4)5)6)8)
—
ns
2)3)4)5)9)
—
ns fast slew rate
3)4)5)6)8)
—
ns slow slew
rate^3)4)5)6)8)
+0.7 ns ^2)3)4)5)7)
—
t_CK
2)3)4)5)
—
ns
2)3)4)5)
0.55 ns TSOPII^2)3)4)5)
—
ns
2)3)4)5)
70E+3 ns ^2)3)4)5)
Rev. 1.1, 2007-01
20
03292006-SR4U-HULB