HYS64D16020GD Datasheet, PDF (16/22 Pages) Infineon Technologies AG – Unbuffered DDR SDRAM SO Modules

HYS64D16020GD(L)-[7/8]-A
Unbuffered DDR SDRAM SO Modules
Electrical Characteristics
3.3
AC Characteristics
Table 10 AC Timing - Absolute Specifications –8/–7
Parameter
Symbol
–8
–7
DDR200
DDR266A
Min Max.
.
Min. Max.
DQ output access time from CK/CK
t_AC
– +0.8
0.8
–0.75 +0.75
DQS output access time from CK/CK
t_DQSCK – +0.8
0.8
–0.75 +0.75
CK high-level width
t_CH
0.4 0.55
0.45 0.55
5
CK low-level width
t_CL
0.4 0.55
0.45 0.55
5
Clock Half Period
Clock cycle time
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse width
(each input)
t_HP
t_CK2.5
t_CK2
t_CK1.5
t_DH
t_DS
t_IPW
min. (t_CL, t_CH) min. (t_CL, t_CH)
8 12
7
12
10 12
7.5
12
10 12
—
—
0.6 —
0.5
—
0.6 —
0.5
—
2.5 —
2.2
—
DQ and DM input pulse width (each
input)
t_DIPW
2.0 —
1.75 —
Data-out high-impedance time from
t_HZ
CK/CK
– +0.8
0.8
–0.75 +0.75
Data-out low-impedance time from
CK/CK
Write command to 1^st DQS latching
transition
t_LZ
t_DQSS
– +0.8
0.8
0.7 1.25
5
–0.75 +0.75
0.75 1.25
DQS-DQ skew (DQS and associated t_DQSQ — +0.6
—
DQ signals)
+0.5
Data hold skew factor
t_QHS
DQ/DQS output hold time
t_QH
DQS input low (high) pulse width (write t_DQSL,H
cycle)
— 1.0
t_HP —
–
t_QHS
0.3 —
5
—
t_HP –
t_QHS
0.35
0.75
—
—
DQS falling edge to CK setup time (write t_DSS
cycle)
0.2 —
0.2
—
DQS falling edge hold time from CK
t_DSH
0.2 —
(write cycle)
0.2
—
Mode register set command cycle time
Write preamble setup time
Write postamble
t_MRD
t_WPRES
t_WPST
2—
0—
0.4 0.60
0
2
—
0
—
0.40 0.60
Unit
ns
ns
t_CK
t_CK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t_CK
ns
ns
ns
t_CK
t_CK
t_CK
t_CK
ns
t_CK
Note/
Test Condition ¹⁾
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 2.5 ^2)3)4)5)
CL = 2.0 ^2)3)4)5)
CL = 1.5 ^2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
Data Sheet
16
Rev. 1.02, 2004-01
11042003-YIV7-VK6M