HYS72D32300GBR Datasheet, PDF(14/38 Page) Infineon Technologies AG – 184-Pin Registered Double Data Rate SDRAM Module

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HYS72D32300GBR Datasheet, PDF (14/38 Pages) Infineon Technologies AG – 184-Pin Registered Double Data Rate SDRAM Module

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HYS72D[128/64/32][300/320]GBRâ[5/6]âC

Registered Double Data Rate SDRAM

Pin Configuration

CK0

CKE0

CKE1

BA0 - BA1

A0 - An

RAS

CAS

PCK

RESET

DM0/DQS9

DQS0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM1/DQS10

DQS1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM2/DQS11

DQS2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM3/DQS12

DQS3

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

VDD,SPD

VDD/VDDQ

VREF

VSS

VDDID

PLL

PCK

RS0

RCKE0

CKE: SDRAMs D0 - D8

RS1

RCKE1

CKE: SDRAMs D9 - D17

RBA0 - RBA1 BA0 - BA1: SDRAMs D0 - D17

RA0 - RAn

A0 - An: SDRAMs D0 - D17

RRAS

RAS: SDRAMs D0 - D17

RCAS

CAS: SDRAMs D0 - D17

RWE

WE: SDRAMs D0 - D17

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS D2

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

D10

CS D11

D12

VDD: SPD EEPROM E0

VDD/VDDQ: SDRAMs D0 - D17

VREF: SDRAMs D0 - D17

VSS: SDRAMs D0 - D17

DM: SDRAMs D0 - D17

Strap: see Note 1

DM4/DQS13

DQS4

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM5/DQS14

DQS5

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM6/DQS15

DQS6

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM7/DQS16

DQS7

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM8/DQS17

DQS8

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

Figure 3 Block Diagram Raw Card B Ã72, 2Ranks Ã8, ECC

SCL

SAD

SA0

SA1

SA2

VSS

SCL

SAD

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS D6

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

D13

D14

CS D15

D16

D17

MPBD1401

Notes

1. VDD = VDDQ, therefore VDDID strap open

2. DQ, DQS, DM resistors are 22 ohms Â±5%

3. BAn, An, RAS, CAS, WE resistors are 22 ohms

Â±5%

4. For Wire per Clock Loading please see Figure:

âDiferential Clock Net Wiringâ

Data Sheet

Rev. 1.0, 2004-03

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