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HMT425S6MFR6A Datasheet, PDF (8/53 Pages) Hynix Semiconductor – DDR3L SDRAM Unbuffered SODIMMs Based on 4Gb M-die
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Pin Assignments
Pin Front Pin
# Side #
1 VREFDQ 2
3
VSS
4
5 DQ0 6
7 DQ1 8
9
VSS 10
11 DM0 12
13 VSS 14
15 DQ2 16
17 DQ3 18
19 VSS 20
21 DQ8 22
23 DQ9 24
25 VSS 26
27 DQS1 28
29 DQS1 30
31 VSS 32
33 DQ10 34
35 DQ11 36
37 VSS 38
39 DQ16 40
41 DQ17 42
43 VSS 44
45 DQS2 46
47 DQS2 48
49 VSS 50
51 DQ18 52
Back
Side
VSS
DQ4
DQ5
VSS
DQS0
DQS0
VSS
DQ6
DQ7
VSS
DQ12
DQ13
VSS
DM1
RESET
VSS
DQ14
DQ15
VSS
DQ20
DQ21
VSS
DM2
VSS
DQ22
DQ23
Pin Front Pin
# Side #
53 DQ19 54
55 VSS 56
57 DQ24 58
59 DQ25 60
61 VSS 62
63 DM3 64
65 VSS 66
67 DQ26 68
69 DQ27 70
71 VSS 72
73 CKE0 74
75 VDD 76
77 NC 78
79 BA2 80
81 VDD 82
83 A12/BC 84
85 A9 86
87 VDD 88
89 A8 90
91 A5 92
93 VDD 94
95 A3 96
97 A1 98
99 VDD 100
101 CK0 102
103 CK0 104
Back
Side
VSS
DQ28
DQ29
VSS
DQS3
DQS3
VSS
DQ30
DQ31
VSS
CKE1
VDD
A152
A142
VDD
A11
A7
VDD
A6
A4
VDD
A2
A0
VDD
CK1
CK1
Pin Front Pin Back Pin Front Pin
# Side # Side # Side #
105 VDD 106 VDD 157 DQ42 158
107 A10/AP 108 BA1 159 DQ43 160
109 BA0 110 RAS 161 VSS 162
111 VDD 112 VDD 163 DQ48 164
113 WE 114 S0 165 DQ49 166
115 CAS 116 ODT0 167 VSS 168
117 VDD 118 VDD 169 DQS6 170
119 A132 120 ODT1 171 DQS6 172
121 S1 122 NC 173 VSS 174
123 VDD 124 VDD 175 DQ50 176
125 TEST 126 VREFCA 177 DQ51 178
127 VSS 128 VSS 179 VSS 180
129 DQ32 130 DQ36 181 DQ56 182
131 DQ33 132 DQ37 183 DQ57 184
133 VSS 134 VSS 185 VSS 186
135 DQS4 136 DM4 187 DM7 188
137 DQS4 138 VSS 189 VSS 190
139 VSS 140 DQ38 191 DQ58 192
141 DQ34 142 DQ39 193 DQ59 194
143 DQ35 144 VSS 195 VSS 196
145 VSS 146 DQ44 197 SA0 198
147 DQ40 148 DQ45 199 VDDSPD 200
149 DQ41 150 VSS 201 SA1 202
151 VSS 152 DQS5 203 VTT 204
153 DM5 154 DQS5
155 VSS 156 VSS
Back
Side
DQ46
DQ47
VSS
DQ52
DQ53
VSS
DM6
VSS
DQ54
DQ55
VSS
DQ60
DQ61
VSS
DQS7
DQS7
VSS
DQ62
DQ63
VSS
EVENT
SDA
SCL
VTT
NC = No Connect; RFU = Reserved Future Use
1. TEST (pin 125) is reserved for bus analysis probes and is NC on normal memory modules.
2. This address might be connected to NC balls of the DRAMs (depending on density); either way they will be con-
nected to the termination resistor.
Rev. 1.0 / Jul. 2012
8
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