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HYB25D256800CE Datasheet, PDF (27/39 Pages) Qimonda AG – 256-Mbit Double-Data-Rate SDRAM
Internet Data Sheet
HY[B/I]25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit Double-Data-Rate SDRAM
Parameter
Symbol –5
DDR400B
DQS falling edge hold time from tDSH
CK (write cycle)
DQS falling edge to CK setup time tDSS
(write cycle)
Clock Half Period
tHP
Data-out high-impedance time tHZ
from CK/CK
Address and control input hold tIH
time
Min.
0.2
0.2
Min. (tCL, tCH)
—
0.6
0.7
Control and Addr. input pulse
tIPW
2.2
width (each input)
Address and control input setup tIS
0.6
time
0.7
Data-out low-impedance time
tLZ
from CK/CK
Mode register set command cycle tMRD
time
DQ/DQS output hold time
tQH
Data hold skew factor
tQHS
Active to Autoprecharge delay tRAP
Active to Precharge command tRAS
Active to Active/Auto-refresh
tRC
command period
Active to Read or Write delay
tRCD
Average Periodic Refresh Interval tREFI
Auto-refresh to Active/Auto-
tRFC
refresh command period
Precharge command period
Read preamble
Read postamble
Active bank A to Active bank B
command
tRP
tRPRE
tRPST
tRRD
Write preamble
Write preamble setup time
Write postamble
Write recovery time
tWPRE
tWPRES
tWPST
tWR
–0.7
2
tHP –tQHS
—
tRCD
40
55
15
—
65
15
0.9
0.40
10
0.25
0
0.40
15
Max.
—
—
—
+0.7
–6
DDR333
Min.
0.2
Max.
—
0.2
—
Min. (tCL, tCH)
–0.7
—
+0.7
Unit Note/ Test
Condition1)
tCK
2)3)4)5)
tCK
2)3)4)5)
ns
2)3)4)5)
ns
2)3)4)5)7)
—
0.75
—
0.8
—
2.2
—
ns Fast slew rate
3)4)5)6)8)
—
ns Slow slew rate
3)4)5)6)8)
—
ns
2)3)4)5)9)
—
0.75
—
0.8
+0.7
–0.7
—
—
+0.7
ns Fast slew rate
3)4)5)6)8)
ns Slow slew rate
3)4)5)6)8)
ns
2)3)4)5)7)
—
2
—
+0.50
—
70E+3
—
tHP –tQHS
—
tRCD
42
60
—
18
7.8
—
—
72
—
tCK
2)3)4)5)
—
ns
+0.50 ns
—
ns
70E+3 ns
—
ns
2)3)4)5)
TFBGA 2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
—
ns
2)3)4)5)
7.8
µs
2)3)4)5)10)
—
ns
2)3)4)5)
—
18
1.1
0.9
0.60
0.40
—
12
—
1.1
0.60
—
ns
2)3)4)5)
tCK
2)3)4)5)
tCK
2)3)4)5)
ns
2)3)4)5)
—
0.25
—
0
0.60
0.40
—
15
—
—
0.60
—
tCK
2)3)4)5)
ns
2)3)4)5)11)
tCK
2)3)4)5)12)
ns
2)3)4)5)
Rev. 2.3, 2007-03
27
03062006-8CCM-VPUW