HYS72D128300GBR Datasheet, PDF (20/45 Pages) Infineon Technologies AG – 184-Pin Registered Double Data Rate SDRAM Module

HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
Registered Double Data Rate SDRAM Module
Electrical Characteristics
Table 12 AC Timing - Absolute Specifications –6/–5
Parameter
Symbol
–5
DDR400B
–6
DDR333
Unit Note/ Test
Condition ¹⁾
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t_AC
t_DQSCK
t_CH
t_CL
t_HP
t_CK
DQ and DM input hold time
t_DH
DQ and DM input setup time
t_DS
Control and Addr. input pulse width (each t_IPW
input)
DQ and DM input pulse width (each input) t_DIPW
Data-out high-impedance time from CK/CK t_HZ
Data-out low-impedance time from CK/CK t_LZ
Write command to 1^st DQS latching transition t_DQSS
DQS-DQ skew (DQS and associated DQ
signals)
t_DQSQ
Data hold skew factor
t_QHS
DQ/DQS output hold time
t_QH
DQS input low (high) pulse width (write cycle) t_DQSL,H
DQS falling edge to CK setup time (write t_DSS
cycle)
DQS falling edge hold time from CK (write t_DSH
cycle)
Mode register set command cycle time
Write preamble setup time
Write postamble
Write preamble
Address and control input setup time
t_MRD
t_WPRES
t_WPST
t_WPRE
t_IS
Min. Max. Min. Max.
–0.6 +0.6 –0.7 +0.7 ns
–0.5 +0.5 –0.6 +0.6 ns
0.45 0.55 0.45 0.55 t_CK
0.45 0.55 0.45 0.55 t_CK
min. (t_CL, t_CH) min. (t_CL, t_CH) ns
5 12
——
ns
6 12
6 12
ns
7.5 12
7.5 12
ns
0.4 —
0.45 —
ns
0.4 —
0.45 —
ns
2.2 —
2.2 —
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 3.0 ^2)3)4)5)
CL = 2.5 ^2)3)4)5)
CL = 2.0 ^2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
1.75 —
1.75 —
ns
2)3)4)5)6)
–0.6 +0.6
–0.7 +0.7
ns
2)3)4)5)7)
–0.6 +0.6
–0.7 +0.7
ns
2)3)4)5)7)
0.75 1.25
0.75 1.25
t_CK
2)3)4)5)
— +0.40 — +0.40 ns TFBGA ^2)3)4)5)
— +0.40 — +0.45 ns TSOPII ^2)3)4)5)
— +0.50 — +0.50 ns TFBGA ^2)3)4)5)
— +0.50 — +0.55 ns TSOPII ^2)3)4)5)
t_HP –t_QHS
0.35 —
0.2 —
t_HP –t_QHS
0.35 —
0.2 —
ns
2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)
0.2 —
0.2 —
t_CK
2)3)4)5)
2—
0—
0.40 0.60
0.25 —
0.6 —
2—
0—
0.40 0.60
0.25 —
0.75 —
t_CK
2)3)4)5)
ns
2)3)4)5)8)
t_CK
2)3)4)5)9)
t_CK
2)3)4)5)
ns fast slew rate
3)4)5)6)10)
0.7 —
0.8 —
ns slow slew rate
3)4)5)6)10)
Address and control input hold time
t_IH
0.6 —
0.75 —
ns fast slew rate
3)4)5)6)10)
0.7 —
0.8 —
ns slow slew rate
3)4)5)6)10)
Read preamble
Read postamble
t_RPRE
t_RPST
0.9 1.1
0.40 0.60
0.9 1.1
0.40 0.60
t_CK
2)3)4)5)
t_CK
2)3)4)5)
Data Sheet
20
Rev. 0.5, 2003-12