HYS72D128300GBR Datasheet, PDF(12/45 Page) Infineon Technologies AG – 184-Pin Registered Double Data Rate SDRAM Module

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HYS72D128300GBR Datasheet, PDF (12/45 Pages) Infineon Technologies AG – 184-Pin Registered Double Data Rate SDRAM Module

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HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B

Registered Double Data Rate SDRAM Module

Pin Configuration

RS1

RS0

DQS0

DM0/DQS9

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS4

DM4/DQS13

CS DQS

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D13

DQS1

DM1/DQS10

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D10

DQS5

DM5/DQS14

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D14

DQS2

DM2/DQS11

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D11

DQS6

DM6/DQS15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D15

DQS3

DM3/DQS12

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQS8

DM8/DQS17

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

BA0-BA1

A0-A137

RAS

CAS

CKE0

CKE1

PCK

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D12

DQS7

DM7DQS16

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D16

DM CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

D17

Serial PD

SCL

WP A0 A1 A2

VDDSPD

VDDQ

SDA VDD

Serial PD

D0-D17

I/O 5

SA0 SA1 SA2

VREF

D0-D17

I/O 6

VSS

D0-D17

I/O 7

RS0 -> CS : SDRAMs D0-D8

VDDID

CK0, CK0 --------- PLL*

Strap: see Note 4

RS1 -> CS : SDRAMs D9-D17

* Wire per Clock Loading Table/Wiring Diagrams

RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D17 Notes:

RA0-RA137 -> A0-A137: SDRAMs D0-D17

1. DQ-to-I/O wiring may be changed within a byte.

RRAS -> RAS: SDRAMs D0-D17

RCAS -> CAS: SDRAMs D0-D17

RCKE0 -> CKE: SDRAMs D0-D8

RCKE1 -> CKE: SDRAMs D9-D17

RWE -> WE: SDRAMs D0-D17

2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.

3. DQ/DQS resistors should be 22 Ohms.

4. VDDID strap connections (for memory device VDD, VDDQ):

STRAP OUT (OPEN): VDD = VDDQ

STRAP IN (VSS): VDD â VDDQ.

5. RS0 and RS1 alternate between the back and front sides of the DIMM.

RESET

6. Address and control resistors should be 22 Ohms.

7. A13 is not wired for raw card A.

Figure 2 Block Diagram â 2 Ranks 64M Ã 72 DDR SDRAM HYS72D128321GBR-[5/6/7]âB

Data Sheet

Rev. 0.5, 2003-12

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