HYS72D128300GBR Datasheet, PDF (11/45 Pages) Infineon Technologies AG – 184-Pin Registered Double Data Rate SDRAM Module

HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
Registered Double Data Rate SDRAM Module
Pin Configuration
VSS
RS0
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D0
DQ4
DQ5
DQ6
DQ7
DQS S DM
I/O 0
I/O 1 _D9
I/O 2
I/O 3
DQS1
DQS2
DQ8
DQ9
DQ10
DQ11
DQS3
DQ16
DQ17
DQ18
DQ19
DQS4
DQ24
DQ25
DQ26
DQ27
DQS5
DQ32
DQ33
DQ34
DQ35
DQS6
DQ40
DQ41
DQ42
DQ43
DQ48
DQ49
DQ50
DQ51
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D1
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D2
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D4
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D5
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D6
DM1/DQS10
DQ12
DQ13
DQ14
DQ15
DM2/DQS11
DQ20
DQ21
DQ22
DQ23
DM3/DQS12
DQ28
DQ29
DQ30
DQ31
DM4/DQS13
DQ36
DQ37
DQ38
DQ39
DM5/DQS14
DQ44
DQ45
DQ46
DQ47
DM6/DQS15
DQ52
DQ53
DQ54
DQ55
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D10
DQS S DM
I/O 0
I/O 1
I/O 2
D11
I/O 3
DQS S
DM
I/O 0
I/O 1
I/O 2
D12
I/O 3
DQS _S
DM
I/O 0
I/O 1
I/O 2
D13
I/O 3
DQS _{S DM}
I/O 0
I/O 1
I/O 2
I/O 3
D14
DQS S DM
I/O 0
I/O 1
I/O 2
D15
I/O 3
V_DDSPD
V_DDQ
V_DD
VREF
V_SS
V_DDID
Serial PD
D0-D17
D0-D17
D0-D17
D0-D17
Strap: see Note 4
Serial PD
SCL
WP A0 A1 A2
SDA
SA0 SA1 SA2
DQS7
DQS S DM
DM7/DQS16
DQS S ^DM
DQS8
DQ56
DQ57
DQ58
DQ59
CB0
CB1
CB2
CB3
I/O 0
I/O 1
I/O 2
D7
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
S DM
D8
DQ60
DQ61
DQ62
DQ63
DM8/DQS17
CB4
CB5
CB6
CB7
I/O 0
I/O 1
I/O 2
I/O 3
D16
DQS S DM
I/O 0
I/O 1 D17
I/O 2
I/O 3
Notes:
1. DQ-to-I/O wiring may be changed
within a byte.
2. DQ/DQS/DM/CKE/S relationships
must be maintained as shown.
3. DQ/DQS resistors should be 22
Ohms.
4. V_DDID strap connections
(for memory device V_DD, V_DDQ):
STRAP OUT (OPEN): V_DD = V_DDQ
S0
BA0-BA1
A0-A13⁶
RAS
CAS
CKE0
WE
R
STRAP IN (V_SS): V_DD ≠ V_DDQ.
E
RS0 -> CS : SDRAMs D0-D17
5. Address and control resistors
G
RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D17
I
RA0-RA13⁶ -> A0-A13⁶: SDRAMs D0-D17
S
RRAS -> RAS: SDRAMs D0-D17
should be 22 Ohms.
6. A13 is not wired for raw card B.
T
RCAS -> CAS: SDRAMs D0-D17
E
RCKE0A -> CKE: SDRAMs D0-D17
R
RWE -> WE: SDRAMs D0-D17
CK0, CK0 --------- PLL*
PCK
PCK
RESET
* Wire per Clock Loading Table/Wiring Diagrams
Figure 1 Block Diagram: 1 Rank 128M × 72 DDR SDRAM DIMM HYS72D128[300/500]GBR–[5/6/7/7F]–B
Data Sheet
11
Rev. 0.5, 2003-12