HYS64D64300GU Datasheet, PDF(12/40 Page) Infineon Technologies AG – 184-Pin Unbuffered Dual-In-Line Memory Modules

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HYS64D64300GU Datasheet, PDF (12/40 Pages) Infineon Technologies AG – 184-Pin Unbuffered Dual-In-Line Memory Modules

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HYS[64/72]D[64300/128320][G/H]Uâ[5/6]âB

Unbuffered DDR SDRAM Modules

Pin Configuration

Table 6

Density

512 MB

1 GB

Address Format

Organization Memory

Ranks

64M Ã64

64M Ã72

128M Ã64

128M Ã72

SDRAMs

64M Ã8

# of

SDRAMs

# of row/bank/

columns bits

13 /2 / 11

13 / 2 / 12

Refresh Period Interval

64 ms 7.8 Âµs

BA0 - BA1

A0 - An

RAS

CAS

CKE0

BA0 - BA1: SDRAMs D0 - D7

A0 - An: SDRAMs D0 - D7

RAS: SDRAMs D0 - D7

CAS: SDRAMs D0 - D7

WE: SDRAMs D0 - D7

CKE: SDRAMs D0 - D7

VDDSPD

VDD/VDDQ

VREF

VSS

VDDID

VDD: SPD EEPROM E0

VDD/VDDQ: SDRAMs D0 - D7

VREF: SDRAMs D0 - D7

VSS: SDRAMs D0 - D7

Strap: see Note 1

DM0

DQS0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM1

DQS1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM2

DQS2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM CS D0

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DM CS D1

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DM CS D2

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DM3

DQS3

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM4

DQS4

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM5

DQS5

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM CS D3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DM CS D4

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DM CS D5

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DM6

DQS6

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM7

DQS7

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

SCL

SAD

SA0

SA1

SA2

VSS

DM CS D6

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DM CS D7

DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

SCL

SAD

MPBD1011

Figure 2 Block Diagram UDIMM Raw Card A Ã64, 1 Rank, Ã8

Note:

1. VDD = VDDQ, therefore VDDID strap open

2. DQ, DQS, DM resistors are 22 â¦ Â±5 %

3. BAn, An, RAS, CAS, WE resistors are 5.1 â¦ Â±5 %

Table 7 Clock Signal Loads

Clock Input Number of SDRAMs

CK0, CK0

2 SDRAMs

CK1, CK1

3 SDRAMs

CK2, CK2

3 SDRAMs

Note

Data Sheet

Rev. 1.0, 2004-05

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