HYMP564R72CP8-E3 Datasheet, PDF (9/26 Pages) Hynix Semiconductor – 240pin Registered DDR2 SDRAM DIMMs based on 512 Mb C ver.

1240pin Registered DDR2 SDRAM DIMMs
FUNCTIONAL BLOCK DIAGRAM
2GB(256Mbx72): HYMP525R72CP4 / HYMP512P72CP4
VSS
/ RS0
/ RS1
DQS0
/ DQS0
DQ0
DQ1
DQ2
DQ3
DQS1
/ DQS1
DQ8
DQ9
DQ10
DQ11
DQS2
/ DQS2
DQ16
DQ17
DQ18
DQ19
DQS3
/ DQS3
DQ24
DQ25
DQ26
DQ27
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D0
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D18
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D1
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D19
I/O3
DQS9
/ DQS9
DQ4
DQ5
DQ6
DQ7
DQS10
/ DQS10
DQ12
DQ13
DQ14
DQ15
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D2
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D20
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D3
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D21
I/O3
DQS11
/ DQS11
DQ20
DQ21
DQ22
DQ23
DQS12
/ DQS12
DQ28
DQ29
DQ30
DQ31
SCL
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D9
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D27
I/O3
Serial PD
SCL
U0
W
P
A0
A1
SDA
A2
SA0 SA1 SA2
SDA
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D10
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D28
I/O3
VDD SPD
VDD/VDDQ
VREF
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D11
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D29
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D12
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D30
I/O3
VSS
CK0
/CK0
/RESET
Serial
PD
DO to D35
DO to D35
DO to D35
PCK0 to PCK6, PCK8,PCK9
1
= > CK : SDRAMs D0-D35
-
-
/PCK0 to /PCK6, /PCK8,/PCK9
= > /CK : SDRAMs D0-D35
PCK7 = > CK: Register
0&



/PCK7 = > /CK: Register
DQS8
/ DQS8
CB0
CB1
CB2
CB3
/ RS0
/ RS1
DQS4
/ DQS4
DQ32
DQ33
DQ34
DQ35
DQS5
/ DQS5
DQ40
DQ41
DQ42
DQ43
DQS6
/ DQS6
DQ48
DQ49
DQ50
DQ51
DQS7
/ DQS7
DQ56
DQ57
DQ58
DQ59
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D8
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D26
I/O3
DQS17
/ DQS17
CB4
CB5
CB6
CB7
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D4
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D22
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D5
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D23
I/O3
DQS13
/ DQS13
DQ36
DQ37
DQ38
DQ39
DQS14
/ DQS14
DQ44
DQ45
DQ46
DQ47
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D6
I/O3
DM /CS DQS /DQS
I O0
I/O1
I/O2
D24
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D7
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D25
I/O3
DQS15
/ DQS15
DQ52
DQ53
DQ54
DQ55
DQS9
/ DQS9
DQ60
DQ61
DQ62
DQ63
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D17
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D35
I/O3
Signals for Address and Command
Parity Function
VSS
VDD
C0 ^{Register A1}
C1
PAR_IN
PPO
/QERR
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D13
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D31
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D14
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D32
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D15
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D33
I/O3
DM /CS DQS /DQS
I/O0
I/O1
I/O2
D16
I/O3
DM /CS DQS / DQS
I O0
I/O1
I/O2
D34
I/O3
VDD
VDD
C0 ^{Register A1}
C1
PAR_IN
PPO
/QERR
VSS
VDD
C0 ^{Register A1}
C1
PAR_IN
PPO
/QERR
/Err_Out
VDD
VDD
C0 ^{Register A1}
C1
PAR_IN
PPO
/QERR
Register A1 and A2 and A2 share the a part of
Addr/Cmd input signal set.
Register B1 and B2 share the rest part of
Addr/Cmd input signal set.
The resistors on Par_In, A13, A14, A15, BA2 and
the signal line of Err_Out refer to the section:
tRegister Options for Unused Address inputsu
/S0*
/S1*
BA0-BA1***
A0-A13***
/RAS
/CAS
/WE
CKE0
CKE1
ODT0
ODT1
/RESET**
PCK7**

3
&
(
*
4
5
&
3
/ RST
/RS0 to /CS : SDRAMs D0-D17
/RS1 to /CS : SDRAMs D18-D35
/RBA0-RBA1 = > BA0 -BA1 : SDRAMs D0-D35
/RA0-RA12 = > A0 -A12 : SDRAMs D0-D35
/RRAS = > /RAS: SDRAMs D0-D35
/RCAS = > /CAS: SDRAMs D0-D35
/RWE = > /WE: SDRAMs D0-D35
RCKE0 = > CKE0: SDRAMs D0-D17
RCKE1 = > CKE1: SDRAMs D18-D35
RODT0 = > ODT0: SDRAMs D0-D17
RODT1 = > ODT1: SDRAMs D18-D35
Notes:
1. DQ-to-I/O wiring may be changed within a nibble.
2. Unless otherwise noted, resistor values are 22 Ohms +/- 5%.
3. /RS0 and /RS1 altemate between the bottom and surface sides of the DIMM.
/PCK7**
* /S0 connects to D/CS0 and /S1 connects to CSR on a pair of Registers. /S1 connects to D/CS and /S0 connects to /CSR on another pair of Registers.
** /RESET,PCK7 and /PCK7 connect to both Registers. Other signals connect to two Registers.
*** A13-15, BA2 have the optional pull down resistors(100K ohms), which is not indicated here.
Rev. 0.2 / Sep. 2008
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