HYMP112P72CP8-C4 Datasheet, PDF (8/32 Pages) Hynix Semiconductor – 240pin Registered DDR2 SDRAM DIMMs

1240pin Registered DDR2 SDRAM DIMMs
FUNCTIONAL BLOCK DIAGRAM
2GB(256Mbx72): HYMP125[R,P]72CP4
VSS
RS0
DQS0
DQS0
DQ0
DQ1
DQ2
DQ3
DQS1
DQS1
DQ8
DQ9
DQ10
DQ11
DQS2
DQS2
DQ16
DQ17
DQ18
DQ19
DQS3
DQS3
DQ24
DQ25
DQ26
DQ27
DQS4
DQS4
DQ32
DQ33
DQ34
DQ35
DQS5
DQS5
DQ40
DQ41
DQ42
DQ43
DQS6
DQS6
DQ48
DQ49
DQ50
DQ51
DQS7
DQS7
DQ56
DQ57
DQ58
DQ59
DQS8
DQS8
CB0
CB1
CB2
CB3
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D0
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D1
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D2
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D3
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D4
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D5
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D6
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D7
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D8
DQS9
DQS9
DQ4
DQ5
DQ6
DQ7
DQS9
DQS9
DQ12
DQ13
DQ14
DQ15
DQS11
DQS11
DQ20
DQ21
DQ22
DQ23
DQS12
DQS12
DQ28
DQ29
DQ30
DQ31
DQS13
DQS13
DQ36
DQ37
DQ38
DQ39
DQS14
DQS14
DQ44
DQ45
DQ46
DQ47
DQS15
DQS15
DQ52
DQ53
DQ54
DQ55
DQS16
DQS16
DQ60
DQ61
DQ62
DQ63
DQS17
DQS17
CB4
CB5
CB6
CB7
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D9
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D10
Serial PD
SCL
SDA
WP A0 A1 A2
SA0 SA1 SA2
VDDSPD
VDD/VDDQ
VREF
VSS
SPD
D0–D17
D0–D17
D0–D17
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D11
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D12
CK0
P
CK0
L
L
RESET ^OE
PCK0-PCK6, PCK8, PCK9 -> CK: SDRAMs D0-D17
PCK0-PCK6, PCK8, PCK9 -> CK: SDRAMs D0-D17
PCK7 -> CK: Register
PCK7 -> CK: Register
Note:
1. DQ-to-I/O wiring may be changed within a nibble.
2. Unless otherwise noted, resistor values are 22 Ohms ‚ 5%.
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D13
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D14
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D15
* S0 connects to DCS of Register A and CSR of Register B.
CSR of Register A and DCS of Register B connects to VDD.
** RESET, PCK7 and PCK7 connects to both Registers. Other signals connect
to one of two Registers.
*** A13-15, BA2 have the optional pull down resistors (100K ohms), which is
not indicated here.
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D16
DM CS DQS DQS
I/O 0
I/O 1
I/O 2
I/O 3
D17
S0*
1:2
BA0-BA2***
R
A0-A15***
E
RAS
G
CAS
I
WE
S
CKE0
T
ODT1
R
E
RESET**
RST
PCK7**
PCK7**
RS0 -> CS: SDRAMs D0-D17
RBA-RBA2 -> BA0-BA2: SDRAMs D0-D17
RA0-RA15 -> A0-A15: SDRAMs D0-D17
RRAS -> RAS: SDRAMs D0-D17
RCAS -> CAS: SDRAMs D0-D17
RWE -> WE: SDRAMs D0-D17
RCKE0 -> CKE0: SDRAMs D0-D17
RODT0 -> ODT0: SDRAMs D0-D17
The resistors on Par_In,A13,A14,A15,BA2 and the signal line of Err_Out refer to
the section:
“Register Options for Unused Address inputs”
Signals for Address and Command Parity Function
Vss
VDD
PAR_IN
Kʃ
Register A
C0
VDD
C1
PAR_IN
PPO
VDD
QERR
Register B
C0
C1
PAR_IN
PPO
QERR
Err_Out
Rev. 0.7 / Jun. 2009
8