HMT41GU6MFR8A Datasheet, PDF(14/57 Page) Hynix Semiconductor – DDR3L SDRAM Unbuffered DIMMs Based on 4Gb M-Die

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HMT41GU6MFR8A Datasheet, PDF (14/57 Pages) Hynix Semiconductor – DDR3L SDRAM Unbuffered DIMMs Based on 4Gb M-Die

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4GB, 512Mx72 Module(2Rank of x8)

DQS0

S0

DQS0

DM0

S1

DQS4

DQS4

DM4

DQS1

DQS1

DM1

DQS2

DQS2

DM2

DDQQSS33

DM3

DQS8

DQS8

DM8

BA0âBA2

A0âA15

CKE0

CKE1

RAS

CAS

WE

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D0

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D9

ZQ

DQS5

DQS5

DM5

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D4

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D13

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D1

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D10

ZQ

DQS6

DQS6

DM6

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D5

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D14

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D2

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D11

ZQ

DDQQSS77

DM7

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D6

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D15

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D3

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D12

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D8

DQS

ZQ

DM

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS DQS

D17

ZQ

BA0-BA2: SDRAMs D0âD17

A0-A15: SDRAMs D0âD17

CKE: SDRAMs D0âD8

CKE: SDRAMs D9âD17

RAS: SDRAMs D0âD17

CAS: SDRAMs D0âD17

ODT0

ODT1

CK0

CK0

CK1

CK1

DM CS DQS DQS

DM CS DQS DQS

DQ56

I/O 0

I/O 0

DQ57

DQ58

I/O 1

D7

I/O 2

I/O 1

D16

I/O 2

DQ59

I/O 3

I/O 3

DQ60

I/O 4

I/O 4

DQ61

I/O 5

I/O 5

DQ62

DQ63

I/O 6

I/O 7

I/O 6

ZQ

I/O 7

ZQ

VDDSPD

SPD

SCL

EVENT

SPD(TS integrated)

EVENT

A0 A1 A2

VDD/VDDQ

SDA VREFDQ

Vss

D0âD17

D0âD17

D0âD17

VREFCA

D0âD17

SA0 SA1 SA2 Notes:

1. DQ-to-I/O wiring is shown as recom-

mended but may be changed.

2. DQ/DQS/DQS/ODT/DM/CKE/S relation-

ships must be maintained as shown.

3. DQ,CB,DM/DQS/DQS resistors;Refer to

associated topology diagram.

ODT: SDRAMs D0âD8

4. Refer to Section 3.1 of this document for

ODT: SDRAMs D9âD17

CK: SDRAMs D0âD8

CK: SDRAMs D0âD8

CK: SDRAMs D9âD17

CK: SDRAMs D9âD17

details on address mirroring.

5. For each DRAM, a unique ZQ resistor is

connected to ground.The ZQ resistor is

240ohm+-1%

6. One SPD exists per module.

WE: SDRAMs D0âD17

RESET

RESET: SDRAMs D0-D17

Rev. 1.2 / Jul. 2013

14

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