HYB25D512400C Datasheet, PDF (28/37 Pages) Qimonda AG – DDR SDRAM

Internet Data Sheet
HYB25D512[400/160/800]C[E/T/F/C](L)
512-Mbit Double-Data-Rate SDRAM
Parameter
Symbol –5
DDR400B
DQ and DM input setup time
t_DS
DQS falling edge hold time from t_DSH
CK (write cycle)
DQS falling edge to CK setup
t_DSS
time (write cycle)
Clock Half Period
t_HP
Data-out high-impedance time t_HZ
from CK/CK
Address and control input hold t_IH
time
Min.
0.4
0.2
0.2
min. (t_CL, t_CH)
—
0.6
0.7
Control and Addr. input pulse
t_IPW
2.2
width (each input)
Address and control input setup t_IS
0.6
time
0.7
Data-out low-impedance time
t_LZ
from CK/CK
Mode register set command cycle t_MRD
time
DQ/DQS output hold time
t_QH
Data hold skew factor
t_QHS
–0.7
2
t_HP –t_QHS
—
—
Active to Autoprecharge delay t_RAP
Active to Precharge command t_RAS
Active to Active/Auto-refresh
t_RC
command period
Active to Read or Write delay
t_RCD
Average Periodic Refresh Interval t_REFI
Auto-refresh to Active/Auto-
t_RFC
refresh command period
Precharge command period
Read preamble
Read postamble
Active bank A to Active bank B
command
t_RP
t_RPRE
t_RPST
t_RRD
Write preamble
t_WPRE
t_RCD
40
55
15
—
65
15
0.9
0.40
10
0.25
Max.
—
—
–6
DDR333
Min.
0.45
0.2
—
0.2
—
+0.7
min. (t_CL, t_CH)
–0.7
—
0.75
—
0.8
—
2.2
—
0.75
—
0.8
+0.70 –0.70
—
2
—
+0.50
t_HP –t_QHS
—
+0.50 —
—
t_RCD
70E+3 42
—
60
—
18
7.8
—
—
72
—
18
1.1
0.9
0.60
0.40
—
12
—
0.25
Unit Note/ Test
Condition ¹⁾
Max.
—
—
—
—
+0.7
ns
2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)
ns
2)3)4)5)
ns
2)3)4)5)7)
—
ns fast slew rate
3)4)5)6)8)
—
ns slow slew
rate^3)4)5)6)8)
—
ns
2)3)4)5)9)
—
ns fast slew rate
3)4)5)6)8)
—
ns slow slew
rate^3)4)5)6)8)
+0.70 ns ^2)3)4)5)7)
—
t_CK
2)3)4)5)
—
ns
+0.50 ns
+0.55 ns
—
ns
70E+3 ns
—
ns
2)3)4)5)
TFBGA
2)3)4)5)
TSOPII
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
—
ns
2)3)4)5)
7.8
µs
2)3)4)5)8)
—
ns
2)3)4)5)
—
1.1
0.60
—
ns
2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)
ns
2)3)4)5)
—
t_CK
2)3)4)5)
Rev. 1.31, 2006-09
28
03292006-3TFJ-HNV3