 English |
|
|
|
|
|
|
|
| MN66279RSC Datasheet, PDF (55/96 Pages) Panasonic Semiconductor – LSI FOR COMPACT DISC/CD ROM PLAYER | |||
| |||
| ◁ |
MN662790RSC
(J) DIGTAL PLL control
ɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹɹ
Table 7-1-4 (10)
Data (16 bits)ɹɹɹɹɹɹ
Address (8 bits) ɹFunction (*: Setting at reset)
Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì D2 D1 D0
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì Ì Ì Ì 0 0 0
á»
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì Ì Ì Ì 1 1 1
01001110
Increment/Decrement counter limit setting
Ë Limit value 14ɹɹɹ(See Note.)
ɹá»
Limit value 0
Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì D3 Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì Ì Ì 0 Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì Ì Ì 1 Ì Ì Ì
Increment/Decrement counter clear mode
setting
Ë 1/2
Cleared to be 0.
Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì D5 D4 Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì 0 0 Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì 0 1 Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì 1 0 Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì Ì 1 1 Ì Ì Ì Ì
PCK delay value setting
Ë PCK delay 0
PCK delay 1 clock
PCK delay 2 clock
PCK delay 3 clock
Ì Ì Ì Ì Ì Ì Ì Ì Ì D6 Ì Ì Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì 0 Ì Ì Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì Ì 1 Ì Ì Ì Ì Ì Ì
Resolution selection
Ë 1/8
1/16
Ì Ì Ì Ì Ì Ì Ì Ì D7 Ì Ì Ì Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì 0 Ì Ì Ì Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ Ì 1 Ì Ì Ì Ì Ì Ì Ì
VCO oscillation frequency selection
Ë 67 MHz
138 MHz
Ì Ì Ì Ì Ì Ì Ì D8 Ì Ì Ì Ì Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ 0 Ì Ì Ì Ì Ì Ì Ì Ì
Ì Ì Ì Ì Ì ÌÌ 1 Ì Ì Ì Ì Ì Ì Ì Ì
PCK generation PLL selection
Ë Analog PLL
Digital PLL
Ì Ì Ì Ì Ì Ì D9 Ì Ì Ì Ì Ì Ì Ì Ì Ì
ÌÌÌÌÌ Ì 0 ÌÌÌÌÌÌÌÌÌ
ÌÌÌÌÌ Ì 1 ÌÌÌÌÌÌÌÌÌ
VCO selection
Ë Pitch control and jitter-free
Digital PLL
Ì Ì Ì Ì Ì D10 Ì Ì Ì Ì Ì Ì Ì Ì Ì Ì
ÌÌÌÌÌ 0 ÌÌÌÌÌÌÌÌÌÌ
ÌÌÌÌÌ 1 ÌÌÌÌÌÌÌÌÌÌ
Digital PLL operating frequency setting
Ë Normal
Ê·2
Note) Limit valueʹ8ʷD2ʴ4ʷD1ʴ2ʷD0
When the VCO is set to digital PLL use (i.e., D9 of the above command is set to 1), pitch control or
jitter-free function is not available.
SDD00025AEM
55
|
▷ |
German
Russian
Spanish
Italian
Polish
Chinese
Japanese
Korean
French
Portuguese