HYS72D128020GR-8-A Datasheet, PDF (7/25 Pages) Infineon Technologies AG – 2.5 V 184-pin Registered DDR-I SDRAM Modules

HYS 72Dxx0xxGR-7/8-A
Registered DDR-I SDRAM-Modules
VSS
RS0B
RS0A
DQS0
DQ0
DQ1
DQ2
DQ3
DQS1
DQS2
DQ8
DQ9
DQ10
DQ11
DQS3
DQ16
DQ17
DQ18
DQ19
DQS4
DQ24
DQ25
DQ26
DQ27
DQS5
DQ32
DQ33
DQ34
DQ35
DQS6
DQ40
DQ41
DQ42
DQ43
DQS7
DQ48
DQ49
DQ50
DQ51
DQS8
DQ56
DQ57
DQ58
DQ59
CB0
CB1
CB2
CB3
CS0
BA0-BA1
A0-A11,A12
RAS
CAS
CKE0
WE
PCK
PCK
DM0/DQS9
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D0
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D1
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D2
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D3
DQ4
DQ5
DQ6
DQ7
DM1/DQS10
DQ12
DQ13
DQ14
DQ15
DM2/DQS11
DQ20
DQ21
DQ22
DQ23
DM3/DQS12
DQ28
DQ29
DQ30
DQ31
DQS CS DM
I/O 0
I/O 1
D9
I/O 2
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D10
DQS CS DM
I/O 0
I/O 1
D11
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D12
I/O 2
I/O 3
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D4
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D5
DQS
I/O 0
I/O 1
I/O 2
I/O 3
CS DM
D6
DM4/DQS13
DQ36
DQ37
DQ38
DQ39
DM5/DQS14
DQ44
DQ45
DQ46
DQ47
DM6/DQS15
DQ52
DQ53
DQ54
DQ55
DQS _CS DM
I/O 0
I/O 1
D13
I/O 2
I/O 3
DQS _{CS DM}
I/O 0
I/O 1
D14
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D15
I/O 2
I/O 3
VDDSPD
VDD, VDD_Q
VREF
V _SS
V _DDID
SCL
EEPROM
D0 - D17
D0 - D17
D0 - D17
Strap: see Note 4
Serial PD
A0 A1 A2
SA0 SA1 SA2
SDA
DQS CS DM
DM7/DQS16
DQS CS DM
I/O 0
I/O 1
D7
I/O 2
I/O 3
DQ60
DQ61
DQ62
DQ63
I/O 0
I/O 1
D16
I/O 2
I/O 3
Notes:
1. DQ-to-I/O wiring may be changed within a byte.
DQS CS DM
I/O 0
I/O 1
I/O 2
D8
I/O 3
DM8/DQS17
CB4
CB5
CB6
CB7
DQS CS DM
I/O 0
I/O 1 D17
I/O 2
I/O 3
2. DQ/DQS/DM/CKE/S relationships must be
maintained as shown.
3. DQ, DQS, Adress and control resistors: 22 Ohms.
4. VDDID strap connections
STRAP OUT (OPEN): VDD = VDDQ
5. SDRAM placement alternates between the back
R
RS 0 -> CS : SDRAMs D0-D17
and front of the DIMM.
E
RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D17
G
RA0-RA11,RA12 -> A0-A11,A12: SDRAMs D0 - D17
I
RRAS -> RAS : SDRAMs D0 - D17
S
RCAS -> CAS : SDRAMs D0 - D17
T
RCKE0A -> CKE: SDRAMs D0 - D8
E
RCKEB -> CKE: SDRAMs D9 - D17
R
RWE -> WE : SDRAMs D0 - D17
RESET
CK0, CK 0 --------- PLL*
* Wire per Clock Loading Table/Wiring Diagrams
Block Diagram: One Bank 64Mb x 72 DDR-I SDRAM DIMM Modules
HYS 72D64000GR Using x4 Organized SDRAMs on Raw Card Version B
INFINEON Technologies
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2002-05-08 (revision 1.0)