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HYS64D32020GDL Datasheet, PDF (18/31 Pages) Infineon Technologies AG – 200-Pin Small Outline Dual-In-Line Memory Modules
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HYS64D[1600x/32020]GDL–[5/6/7/8]–B
Small Outline DDR SDRAM Modules
AC Characteristics
4
AC Characteristics
Table 11 AC Timing - Absolute Specifications –6/–5
Parameter
Symbol
–6
–5
Unit
DDR333
DDR400B
Min. Max. Min. Max.
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
tAC
tDQSCK
tCH
tCL
tHP
tCK
–0.7 +0.7 –0.6 +0.6 ns
–0.6 +0.6 –0.5 +0.5 ns
0.45 0.55
0.45 0.55
tCK
0.45 0.55
0.45 0.55
tCK
min. (tCL, tCH) min. (tCL, tCH) ns
6
12
5
12
ns
6
12
6
12
ns
7.5 12
7.5 12
ns
DQ and DM input hold time
tDH
DQ and DM input setup time
tDS
Control and Addr. input pulse width tIPW
(each input)
DQ and DM input pulse width (each
input)
tDIPW
Data-out high-impedance time from tHZ
CK/CK
Data-out low-impedance time from CK/ tLZ
CK
Write command to 1st DQS latching
transition
tDQSS
DQS-DQ skew (DQS and associated tDQSQ
DQ signals)
Data hold skew factor
tQHS
0.45 —
0.4 —
ns
0.45 —
0.4 —
ns
2.2 —
2.2 —
ns
1.75 —
1.75 —
ns
–0.7 +0.7 –0.6 +0.6 ns
–0.7 +0.7 –0.6 +0.6 ns
0.75 1.25
0.75 1.25
tCK
—
+0.45 —
+0.40 ns
—
+0.55 —
+0.50 ns
DQ/DQS output hold time
tQH
tHP – —
tHP – —
ns
tQHS
tQHS
DQS input low (high) pulse width (write tDQSL,H 0.35 —
0.35 —
tCK
cycle)
DQS falling edge to CK setup time
tDSS
0.2 —
0.2 —
tCK
(write cycle)
DQS falling edge hold time from CK tDSH
0.2 —
0.2 —
tCK
(write cycle)
Mode register set command cycle time tMRD
2
—
2
—
tCK
Write preamble setup time
tWPRES 0
—
0
—
ns
Write postamble
tWPST
0.40 0.60
0.40 0.60
tCK
Write preamble
tWPRE
0.25 —
0.25 —
tCK
Note/ Test
Condition 1)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
TSOPII
2)3)4)5)
TSOPII
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
Data Sheet
18
V1.2, 2003-08
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