HYMP112P72CP8L-C4 Datasheet, PDF(9/27 Page) Hynix Semiconductor

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HYMP112P72CP8L-C4 Datasheet, PDF (9/27 Pages) Hynix Semiconductor – 240pin DDR2 VLP Registered DIMMs

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1240pin DDR2 VLP Registered DIMMs

FUNCTIONAL BLOCK DIAGRAM

8GB(256Mbx72) : HYMP41GP72CNP4L

VSS

RS0

RS1

RS2

RS3

DQS0

DQ0

DQ1

DQ2

DQ3

DQS1

DQ8

DQ9

DQ10

DQ11

DQS2

DQ16

DQ17

DQ18

DQ19

DQS3

DQ24

DQ25

DQ26

DQ27

DQS8

CB0

CB1

CB2

CB3

DQS4

DQ32

DQ33

DQ34

DQ35

DQS5

DQ40

DQ41

DQ42

DQ43

DQS6

DQ48

DQ49

DQ50

DQ51

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS9

DQ4

DQ5

DQ6

DQ7

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS10

DQ12

DQ13

DQ14

DQ15

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS11

DQ20

DQ21

DQ22

DQ23

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS12

DQ28

DQ29

DQ30

DQ31

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS17

CB4

CB5

CB6

CB7

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS13

DQ36

DQ37

DQ38

DQ39

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS14

DQ44

DQ45

DQ46

DQ47

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS15

DQ52

DQ53

DQ54

DQ55

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

Serial PD

SCL

SDA

WP A0 A1 A2

SA0 SA1 SA2

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D10

I/O 3

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D11

I/O 3

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D12

I/O 3

VDD SPD

VDD/VDDQ

VREF

VSS

Serial PD

D0âD35

CK0

RESET

PCK to PCK6, PCK8, PKC9-> CK: SDRAMs D0-D35

PCK0 - PCK6, PCK8, PCK9-> CK: SDRAMs D0-D35

PCK7 ->CK: Register

OE PCK7->CK: Resgister

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D13

I/O 3

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D14

I/O 3

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D15

I/O 3

Signals for Address and Command Parity Function

PAR_IN

100K ohms

PARIN PTYERR

PARIN

PTYERR

0 ohm

ERR_OUT

The resistors on Par_In, A13, A14, A15, BA2 and the signal line of

Err_Out refer to the section:

âRegister Options for Unused Address inputsâ

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D16

I/O 3

DQS7

DQ56

DQ57

DQ58

DQ59

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

I/O 3

DQS16

DQ60

DQ61

DQ62

DQ63

DM DQS DQS CS0 CS1 CS2 CS3

I/O 0

I/O 1

I/O 2

D17

I/O 3

S0,1*

S2,3*

BA0-BA2***

A0-A15***

RAS

CAS

CKE0

CKE1

ODT0

ODT1

RESET**

RST

PCK7**

RS0,1->CS0,1: SRAMSs D0-D17

RS2,3-> CS2,3: SRAMSs D0-D17

RBA0-RBA2->BA0-BA2: SDRAMs D0-D17

RA0- RA15->A0-A15: SDRAMs D0-D17****

Note:

1.DQ-to-I/O wiring may be changed within a nibble.

2.Unless otherwise noted, resistor values are 22 Ohms +/-5%.

3.RS0,1,2,3 alternate between the bottom and surface sides of the DIMM.

RRAS-> RAS: SDRAMs D0-D177

RCAS ->CAS: SDRAMs D0-D17

RWE->WE: SDRAMs D0-D17

* S0 connects to DCS0, S1 to DCS1 on first Register and S2 connects to DCS0, S3 connects to DCS1

on second Registers

ROKE0-> CKE: SDRAMs D0-D17 ** RESET, PCK7 and PCK7 connects to both Registers. Other signals connects to two Registers.

ROKE1->CKE: SDRAMs D0-D17 *** A13-A15, BA2 have the optional pull down resistors (100K ohms), which is not indicated here.

RODT0-> ODT0: SDRAMs D0-D17 **** For Raw Card AG, post register A14, A15 are not connected to the SDRAMs.

RODT1->ODT1: SDRAMs D0-D17

/PCK7**

Rev. 0.2 / May. 2008

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