HYMP112P72CP8L-C4 Datasheet, PDF (6/27 Pages) Hynix Semiconductor – 240pin DDR2 VLP Registered DIMMs

FUNCTIONAL BLOCK DIAGRAM
1GB(128Mbx72) : HYMP112P72CP8L
1240pin DDR2 VLP Registered DIMMs
RS0
DQS0
DQS0
DM0,DQS9
DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQS1
DM1,DQS10
DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DQS2
DM2,DQS11
DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS3
DM3,DQS12
DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DQS8
DM8,DQS17
DQS17
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
S0*
BA0- BA2**
A0- A15**
RAS
CAS
WE
CKE0
ODT0
/RESET
PCK7
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D0
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
DQS4
DQS4
DM4,DQS13
DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D4
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D1
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
DQS5
DQS5
DM5,DQS14
DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D5
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
V_DD SPD
Serial PD
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D2
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
DQS6
DQS6
DM6,DQS15
DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D6
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
VDD/VDDQ
VREF
VSS
D0-D8
D0–D8
D0–D8
Serial PD
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D3
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
DQS7
/DQS7
DM7,DQS16
DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D7
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
SCL
SDA
WP A0 A1 A2
SA0 SA1 SA2
DM/ NU/ /CS DQS
RDQS RDQS
I/O 0
I/O 1
I/O 2
I/O 3
D8
I/O 4
I/O 5
I/O 6
I/O 7
/DQS
Note:
1.DQ-to-I/O wiring may be changed within a byte.
2.Unless otherwise noted, resistor values are 22 Ohms +/-5%.
Signals for Address and Command Parity Function (Raw Card F, F and AC)
Vss
Vss
PAR_IN
100K ohms
C0
C1
PAR_IN
Register
PRO
QERR
Err_Out
/RS0 to /CS-> /CS: SRAMSs D0-D8
1:1
R ^{RBA0 to RBA2->BA0-BA2: SDRAMs D0-D8***}
E /RA0-RA15->A0-A15: SDRAMs D0- D8***
The resistors on Par_In, A13, A14, A15, BA2 and the
signal line of Err_Out refer to the section:
“Register Options for unused Address inputs”
G
I
/RRAS-> /RAS: SDRAMs D0-D8
S ^{/RCAS ->/CAS: SDRAMs D0-D8}
T _{/RWE ->/WE : SDRAMs D0-D8}
E
R ^{RCKE0-> CKE0: SDRAMs D0-D8}
CK0
CK0
RESET
P
PCK0-PCK6, PCK8, PKC9 ª CK: SDRAMs D0-D8
L
PCK0-PCK6, PCK8, PCK9 ª CK: SDRAMs D0-D8
L
PCK7 ª CK: Register
OE ^{PCK7 ª CK: Resgister}
RODT0-> ODT0: SDRAMs D0-D8
* S0 connects to DCS and VDD connects to CSR on the register. S1, CKE1 and ODT1 are NC
** A13-15, BA2 have the optional pull down resistors(100K ohms), which is not indicated here.
RST
*** For Rqw Card R and A Co, post register A14, A15 and BA2 are not connected to the SDRAMs.
/PCK7
And for Raw Card AC1, post register A14 and A15 are not connected to the SDRAMs.
Rev. 0.2 / May. 2008