HMT451U6MFR8C Datasheet, PDF (11/55 Pages) Hynix Semiconductor – DDR3 SDRAM Unbuffered DIMMs Based on 4Gb M-Die

Functional Block Diagram
4GB, 512Mx64 Module(1Rank of x8)
DQS0
DQS0
DM0
DQS1
DQS1
DM1
DQS2
DQS2
DM2
DQS3
DQS3
DM3
S0
DM CS DQS DQS
DQ0
I/O 0
DQ1
I/O 1
D0
DQ2
I/O 2
DQ3
I/O 3
DQ4
I/O 4
DQ5
I/O 5
DQ6
I/O 6
ZQ
DQ7
I/O 7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
CS DQS DQS
D1
ZQ
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
CS DQS DQS
D2
ZQ
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
CS DQS DQS
D3
DQS4
DDMQS44
DQS5
DQS5
DM5
DQS6
DQS6
DM6
DQS7
DQS7
DM7
RAS
CAS
CKE0
WE
ODT0
CK0
CK0
RESET
SCL
BA0–BA2: SDRAMs D0–D7
A0–A15: SDRAMs D0–D7
RAS: SDRAMs D0–D7
CAS: SDRAMs D0–D7
CKE: SDRAMs D0–D7
WE: SDRAMs D0–D7
ODT: SDRAMs D0–D7
VDDSPD
VDD/VDDQ
VREFDQ
CK: SDRAMs D0–D7
CK: SDRAMs D0–D7
RESET: SDRAMs D0-D7
VSS
VREFCA
Serial PD
WP
A0 A1 A2
SA0 SA1 SA2
Rev. 1.1 / Jul. 2013
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
CS DQS DQS
D4
ZQ
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
CS DQS DQS
D5
ZQ
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
CS DQS DQS
D6
ZQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
SDA
SPD
D0–D7
D0–D7
D0–D7
D0–D7
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
CS DQS DQS
D7
ZQ
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DQS/ODT/DM/CKE/S relation-
ships must be maintained as shown.
3. DQ,DM,DQS/DQS resistors;Refer to
associated topology diagram.
4. Refer to the appropriate clock wiring
topology under the DIMM wiring details
section of this document.
5. Refer to Section 3.1 of this document for
details on address mirroring.
6. For each DRAM, a unique ZQ resistor is
connected to ground.The ZQ resistor is
240ohm+-1%
7. One SPD exists per module.
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