HMT84GL7AMR4A Datasheet, PDF (10/36 Pages) Hynix Semiconductor – DDR3(L) SDRAM Load Reduced DIMM Based on 4Gb A-die

Functional Block Diagram
32GB, 4Gx72 Module(4Rank of x4) - page1
DQS3
DQS3
DQ [24:27]
DQS12
DQS12
DQ [28:31]
DQS17
DQS17
CB [4:7]
DQS2
DQS2
DQ [16:19]
DQS11
DQS11
DQ [20:23]
DQS9
DQS9
DQ [4:7]
DQS0
DQS0
DQ [0:3]
DQS10
DQS10
DQ [12:15]
DQS1
DQS1
DQ [8:11]
QCKE0A
QODT0A
QCS0A
QCS2A
MDQS3
MDQS3
MDQ [24:27]
MDQS12
MDQS12
MDQ [28:31]
MDQS17
MDQS17
MCB [4:7]
MDQS2
MDQS2
MDQ [16:19]
MDQS11
MDQS11
MDQ [20:23]
MDQS9
MDQS9
MDQ [4:7]
MDQS0
MDQS0
MDQ [0:3]
MDQS10
MDQS10
MDQ [12:15]
MDQS1
MDQS1
MDQ [8:11]
VDD
CS0 CS1
DQS
DQS
DQ [0:3]
ODT0 ODT1 CKE0 CKE1
ZQ
D0
VDD
CS0 CS1
DQS
DQS
DQ [0:3]
ODT0 ODT1 CKE0 CKE1
ZQ
D1
VDD
CS0 CS1
DQS
DQS
DQ [0:3]
ODT0 ODT1 CKE0 CKE1
ZQ
D2
VDD
CS0 CS1
DQS
DQS
DQ [0:3]
ODT0 ODT1 CKE0 CKE1
ZQ
D3
VDD
CS0 CS1
DQS
DQS
DQ [0:3
ODT0 ODT1 CKE0 CKE1
ZQ
D4
VDD
CS0 CS1
DQS
DQS
DQ [0:3]
ODT0 ODT1 CKE0 CKE1
ZQ
D5
VDD
CS0 CS1
DQS
DQS
DQ [0:3]
ODT0 ODT1 CKE0 CKE1
ZQ
D6
VDD
CS0 CS1
DQS
DQS
DQ [0:3]
ODT0 ODT1 CKE0 CKE1
ZQ
D7
VDD
CS0 CS1
DQS
DQS
DQ [0:3
ODT0 ODT1 CKE0 CKE1
ZQ
D8
QCKE1A
QODT1A
QCS1A
QCS3A
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D27
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D28
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D29
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D30
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D31
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D32
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D33
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D34
VDD
CS0 CS1 ODT0 ODT1 CKE0 CKE1
ZQ
VSS
DQS
DQS
DQ [0:3]
D35
Notes:
1. Unless otherwise noted, resistor values are 10 Ohms ±5%.
2. See the wiring diagrams for all resistors associated with the command, address and control bus.
3. This Design uses SDRAMz in DDP. There are four ZQ resistors per DDP. The ZQ resistors are 240 Ohms ±1%.
4. DM pins on SDRAMs are wired to VSS.
5. The DQ and MDQ labels reflect the byte lanes as defined at the edge connector not which Memory Buffer pins are used.
Rev. 0.3 / Jul. 2013
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