AK2301BX Datasheet, PDF (7/23 Pages) Asahi Kasei Microsystems – 3.3V Linear PCM CODEC LSI with PLL & Voltage Detector

ASAHI KASEI
[AK2301BX]
■AC特性
◆PCMインターフェース (Lomg Frame, Short Frame)
特記なき場合、Ta=-40 to +85℃, VDD = 3.0~3.6V, VSS = 0V, FS=8kHzにおいての定義となります。全ての
出力ピンのタイミングパラメータはVOH = 0.8VDD及びVOL = 0.4Vにて測定されます。全ての入力ピンのタ
イミングパラメーターはVIH = 0.7VDD及びVIL = 0.3VDDにて測定されます。
パラメータ
記号 Min Typ Max 単位 参照図
FS Frequency
BCLK Frequency
BCLK Pulse Width (High/Low)
Rising/Falling Time: (BCLK,FS, DX,DR)
Hold Time: BCLK Low to FS High
f_PF
f_PB
t_WBH
t_WBL
t_RB
t_FB
t_HBF
-1.0% 8 +1.0% kHz
-
32FS/
64FS
-
kHz
0.4/ f_PB - 0.6/ f_PB Sec
40 ns
60
ns
図1, 2
Setup Time: FS High to BCLK Low
t_SFB
60
ns
Setup Time: DR to BCLK Low
t_SDB
60
ns
Hold Time: BCLK Low to DR
Delay Time: BCLK High to DX valid
t_HBD
60
注1） t_DBD
ns
60 ns
Long Frame
Hold Time: 2^nd period of BCLK Low to FS Low
t_HBFL
60
Delay Time: FS or BCLK High, whichever is later,to DX valid
注1）
t_DZFL
FS Pulse Width Low
t_WFSL
1
ns
60 ns ^図1
BCLK
Short Frame
Hold Time: BCLK Low to FS Low
Setup Time: FS Low to BCLK Low
（注１）50pFの負荷容量、及び0.2mA駆動時
◆I2Sインターフェース
パラメータ
BCLK Pulse Width (High/Low)
Setup Time: DR to BCLK High
Hold Time: BCLK High to DR
Delay Time: BCLK lLow to DX valid
（注2）50pFの負荷容量、及び0.2mA駆動時
◆PLL
パラメータ
t_HBFS
60
t_SFBS
60
ns
図2
ns
注2)
記号 Min
t_WBH
t_WBL
60
t_SDB
60
t_HBD
60
t_DBD
Typ Max 単位 参照図
ns
ns
図3
ns
60 ns
記号 Min Typ Max 単位 参照図
MCLK Pulse Width (High/Low)
t_MWH
t_MWL
PLLOUT Pulse Width (High/Low)
注3)
t_PLLWH
t_PLLWL
（注3）20pFの負荷容量、及び0.2mA駆動時。 0.5 × VDDで定義
11.5
0.4 × 0.5 ×
t_PLLCYC t_PLLCYC
ns
図4
ns
<MS0599-J-00>
7
2007/2