AK4141 Datasheet, PDF (12/96 Pages) Asahi Kasei Microsystems – NICAM/A2/EIA-J Digital Stereo Decoder

[AK4141]
スイッチング特性 (Continued)
(Ta=-20 85C; AVDD= 3.0~3.6V, DVDD=1.7~1.9V TVDD=1.7~3.6V; GND1=GND2=GND3=GND4=GND5=0V;
C_L=20pF; unless otherwise specified)
Parameter (Note 7)
Symbol
min
typ
max
Unit
Audio Interface Timing (Master mode)
Normal mode (TDM=“0”)
SCLK Frequency
SCLK Duty
SCLK “” to LRCK
SCLK “” to SDTO
fBCK
64fs
Hz
dBCK
50
%
tMBLR
20
20
ns
tBSD
40
40
ns
TDM256 mode (TDM=“1”)
SCLK Frequency
fBCK
256fs
Hz
SCLK Duty
(Note 11) dBCK
50
%
SCLK “” to LRCK
tMBLR
12
12
ns
SCLK “” to SDTO
tBSD
20
20
ns
TDMIN Hold Time
tSDH
10
ns
TDMIN Setup Time
tSDS
10
ns
Power-Down & Reset Timing
PDN Pulse Width
(Note 12) tPD
150
ns
Note 7. I²Sフォーマット時は “L” time
Note 8. 特記なき場合はSCLK= SCLK/SCLK4/SCLK5, LRCK= SCLK/LRCK4/LRCK5
Note 9. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。
Note 10. SCLK= SCLK4/SCLK5, LRCK= LRCK4/LRCK5.
Note 11. fs=48kHz,44.1kHzの場合。fs=32kHzの場合は、L=(5/9x100)%, H=(4/9x100)% (typ)になります。
Note 12. AK4141はPDN pin = “L”でリセットされます。
Parameter
Symbol
min
typ
max
Unit
Control Interface Timing (I²C Bus):
SCL Clock Frequency
fSCL
-
400
kHz
Bus Free Time Between Transmissions
tBUF
1.3
-
s
Start Condition Hold Time
tHD:STA
0.6
-
s
(prior to first clock pulse)
Clock Low Time
tLOW
1.3
-
s
Clock High Time
tHIGH
0.6
-
s
Setup Time for Repeated Start Condition
tSU:STA
0.6
-
s
SDA Hold Time from SCL Falling (Note 13) tHD:DAT
0
0.9
s
SDA Setup Time from SCL Rising
tSU:DAT
0.1
-
s
Rise Time of Both SDA and SCL Lines
tR
-
0.3
s
Fall Time of Both SDA and SCL Lines
tF
-
0.3
s
Setup Time for Stop Condition
tSU:STO
0.6
-
s
Pulse Width of Spike Noise
tSP
0
50
ns
Suppressed by Input Filter
Capacitive load on bus
Cb
0
400
pF
Note 13. データは最低300ns (SCLの立ち下がり時間) の間保持されなければなりません。
Note 14. I²CはPhilips Semiconductorsの登録商標です。
MS0952-J-03
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2013/12