M312L2920BT Datasheet, PDF(6/23 Page) Samsung semiconductor

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M312L2920BT Datasheet, PDF (6/23 Pages) Samsung semiconductor – DDR SDRAM Registered Module

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512MB, 1GB, 2GB TSOP Registered DIMM

DDR SDRAM

1GB, 128M x 72 ECC Module (M383(12)L2923BTS) (Populated as 2 bank of x8 DDR SDRAM Module)

Functional Block Diagram

R C S1

R C S0

DQS0

DM0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

DQS4

DM4

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

C S DQS

D13

DQS1

DM1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D10

DQS5

DM5

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

C S DQS

D14

DQS2

DM2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D11

DQS6

DM6

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

C S DQS

D15

DQS3

DM3

DQS8

DM8

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D12

DQS7

DM7

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM/

CS DQS

CB0

I/O 7

CB1

I/O 6 D 8

CB2

I/O 1

CB3

I/O 0

CB4

I/O 5

CB5

I/O 4

CB6

I/O 3

CB7

I/O 2

SCL

Serial PD

A0 A1

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D17

SDA

SA0 SA1 SA2

CS0

CS1

BA0-BA1

A0-A12

RAS

CAS

CKE0

CKE1

RCS0

RCS1

RBA0 - RBA1

RA0 - RA12

RRAS

RCAS

RCKE0

RCKE1

RWE

PCK

RESET

BA0 -BA1 : SDRAMs DQ0 - D17

A0 -A12 : SDRAMs D0 - D17

RAS : SDRAMs D0 - D17

CAS : SDRAMs DQ0 - D17

CKE : SDRAMs D0 - D8

CKE : SDRAMs D9 - D17

WE: SDRAMs D0 - D17

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D16

VDDSPD

VDD/VDDQ

VREF

VSS

SPD

D0 - D17

CK0,CK0

PLL*

* Wire per Clock Loading table/wiring Diagrams

Notes:

1. DQ-to-I/O wiring is shown as recom-

mended but may be changed.

2. DQ/DQS/DM/CKE/ CS relationships

must be maintained as shown.

3. DQ, DQS, DM/DQS resistors: 22 Ohms.

Revison 1.0 December, 2003

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