HD49815TF Datasheet, PDF(19/22 Page) Hitachi Semiconductor

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HD49815TF Datasheet, PDF (19/22 Pages) Hitachi Semiconductor – Digital Camera Signal Processor

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HD49815TF

Note:

2 to 9. Function addresses

The following table shows the function addresses for each function block (during state data transfer) and the

data to be transferred from the microcomputer.

Table 2 Function Addresses for each Function Block and State Data

List of Data Transferred

Remarks

Function Address

STAH

STAL

STD1

STD2

This example

Signal

processing

(Setting

is related to

SP-A0[9].

example) 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 D8 D7 D6 D5 D4 D3 D2 D1 ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ D9

Function Address

STAH

STAL

STD1

STD2

This example

TM write D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 is related to

(Setting 0 0 0 0 0 0 0 1 â â â â â â â â â â â â â â â â â â â â â â â â TM-A0 [14].

example) 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 D8 D7 D6 D5 D4 D3 D2 D1 ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ ï£§

Function Address

TM read D8 D7 D6 D5 D4 D3 D2 D1

Data read for automatic phase adjustment for SP1, SP2, and RG

00001001

Function Address ADATA STAH

STAL

STD1

STD2

This example

D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 is related to

â ï£§ï£§ï£§ï£§ â

the IRIS peak

detection area.

5 0 0 0 1 0 1 0 0 ï£§ ï£§ ï£§ ï£§ ï£§ D3 D2 D1 ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ 0 0 0 0 0 0 0 0

W Function Address ADATA STAH

STAL

STD1

STD2

This example

D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 is related to

â ï£§ï£§ï£§ â

the window

H count 3.

0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 0 ï£§ ï£§ ï£§ D5 D4 D3 D2 D1 0 0 0 0 0 0 0 0

Function Address

STAH

STAL

D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1

0 0 0 1 1 0 0 0 ï£§ï£§ï£§ï£§ â â â â

Read area setting by STAL (4 bits)

Function Address ADATA STAH

STAL

STD1

STD2

This example

D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 is related to

0 0 1 0 0 ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ â â â â â â â â â â â â â 0 0 0 0 0 0 0 0 the offset R-B.

AWB

7 0 0 1 0 0 ï£§ ï£§ ï£§ ï£§ ï£§ ï£§ 0 0 0 0 1 ï£§ ï£§ D6 D5 D4 D3 D2 D1 0 0 0 0 0 0 0 0

W Function Address ADATA STAH

STAL

STD1

D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1

0 0 0 0 0 0 0 â â â â â â â â â ï£§ï£§ï£§ â â â â â

Window setting

for white balance

WB detection

This example

is related to

the V count 2.

0 0 0 0 0 0 0 1 1 0 1 1 0 0 1 1 D8 D7 D6 D5 D4 D3 D2 D1 axis phase setting

Function Address

D8 D7 D6 D5 D4 D3 D2 D1

00101000

White balance read

Function Address ADATA STAH

STAL

This example

D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1

00110âââââââââââ

HPF bandwidth selection

Base-clip quantity setting, etc.

is related to

the HRF

bandwidth

9 0 0 1 1 0 0 0 0 ï£§ ï£§ ï£§ ï£§ D4 D3 D2 D1

selection.

W Function Address ADATA STAH

STAL

STD1

This example

D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1 D8 D7 D6 D5 D4 D3 D2 D1

0000000111000âââââââââââ

Setting for integration

and display gate

is related to

the differential

gate of V-end.

0 0 0 0 0 0 0 1 1 1 0 0 0 1 0 1 D8 D7 D6 D5 D4 D3 D2 D1

Function Address

Vf fetch address (read_cycle)

Header

Data 1

Data 2

Data 3

D8 D7 D6 D5 D4 D3 D2 D1

ZOOM W 1 0 1 1 0 â â â

Data 4

Data 5

Data 6

Note: For the ZOOM, the transfer of in total of seven bytes is required for the header and data 1 to 6.

Rev.1.00 Jun 15, 2005 page 19 of 21

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