HYMD532646B6-H Datasheet, PDF(8/30 Page) Hynix Semiconductor

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HYMD532646B6-H Datasheet, PDF (8/30 Pages) Hynix Semiconductor – 1184pin Unbufferd DDR SDRAM DIMMs

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1184pin Unbufferd DDR SDRAM DIMMs

FUNCTIONAL BLOCK DIAGRAM

1GB, 128M x 72 ECC Unbuffered DIMM : HYMD512726B[P]8[J]

/S1

/S0

DQS0

DM0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQS8

DM8

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

BA0-BA1

A0-A13

CKE1

/RAS

/CAS

CKE0

/WE

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

DQS4

DM4

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

DQS5

DM5

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

D10

DQS6

DM6

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

D11

DQS7

DM7

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

DD1212

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

D13

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

D14

I/O7

I/O6

I/O1

I/O0

I/O5

I/O4

I/O3

I/O2

DQS

I/O0

I/O1

I/O6

I/O7

I/O2

I/O3

I/O4

I/O5

DQS

D15

SCL

DM /S

I/O7

DQS

DM /S

I/O0

DQS

I/O6

I/O1

D8 I/O0

I/O6

I/O7 D17

I/O5

I/O2

I/O4

I/O3

I/O4

I/O2

I/O5

VDDSPD

BA0-BA1-> : SDRAMs D0-D17

A0-A13-> : SDRAMs D0-D17

CKE : SDRAMs D8-D17

VDD/

VDDQ

/RAS : SDRAMs D0-D17

VREF

/CAS : SDRAMs D0-D17

CKE : SDRAMs D0-D8

/WE : SDRAMs D0-D17

VSS

VDDID

Serial PD

A0 A1 A2

SA0 SA1 SA2

SDA

* Clock Wiring

Clock Input

SDRAMs

*CK0,/CK0

*CK1,/CK1

*CK2,/CK2

6 SDRAMs

* Wire per Clock Loading

Table/Wiring Diagrams

SPD

DO-D15

Strap:see Note 4

Note :

1. DQ-to-I/O wiring is shown as

recommended

but may be changed.

2. DQ/DQS/DM/CKE/S relationships

must be maintained as shown.

3. DQ,DQS,DM/DQS resistors

: 22 Ohms ? 5%

4. VDDID strap connections

(for memory device VDD, VDDQ) :

STRAP OUT (OPEN) : VDD = VDDQ

STRAP IN (VSS) : VDD â VDDQ

5. BAx, Ax, /RAS, /CAS, /WE

resistors : 3 Ohms ? 5%

Rev. 1.1 / May. 2005

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