M368L3313DTL Datasheet, PDF(4/12 Page) Samsung semiconductor – 256MB DDR SDRAM MODULE (32Mx64(16Mx64*2 bank) based on 16Mx8 DDR SDRAM)

English

English German Russian Spanish Italian Polish Chinese Japanese Korean French Portuguese	Language :

M368L3313DTL Datasheet, PDF (4/12 Pages) Samsung semiconductor – 256MB DDR SDRAM MODULE (32Mx64(16Mx64*2 bank) based on 16Mx8 DDR SDRAM)

◁

M368L3313DTL

184pin Unbuffered DDR SDRAM MODULE

Functional Block Diagram

DQS0

DM0

DQS1

DM1

DQS2

DM2

DQS3

DM3

CS0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

CS1

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

DQS4

DM4

CS DQS

DQS5

DM5

CS DQS

DQS6

DM6

D10

DQS7

DM7

CS DQS

D11

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D12

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D13

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D14

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D15

SCL

Serial PD

A0 A1 A2

SA0 SA1 SA2

SDA

Clock Wiring

Clock

Input

SDRAMs

CK0/CK0

CK1/CK1

CK2/CK2

4 SDRAMs

6 SDRAMs

BA0 - BA1

A0 - A13

RAS

CAS

BA0-BA1: SDRAMs D0 - D15

A0-A13: SDRAMs D0 - D15

CKE1

RAS: SDRAMs D0 - D15

CKE0

CAS: SDRAMs D0 - D15

CKE: SDRAMs D8 - D15

CKE: SDRAMs D0 - D7

WE: SDRAMs D0 - D15

*Clock Net Wiring

R=120â¦

Card

Edge

*If four DRAMs are loaded,

Cap will replace DRAM3,4

Dram1

Dram2

Dram3

*(Cap.)

Dram4

*(Cap.)

Dram5

Dram6

VDDSPD

VDD/ VDDQ

VREF

V SS

SPD

D0 - D15

Notes:

1. DQ-to-I/O wiring is shown as recom-

mended but may be changed.

2. DQ/DQS/DM/CKE/S relationships must

be maintained as shown.

3. DQ, DQS, DM resistors: 22 Ohms.

Rev. 0.2 May.2002

▷