BU97540KV-M Datasheet, PDF (14/70 Pages) Rohm – Multi-function Segment Drivers

BU97540KV-M
(2) When SCL is stopped at the high level
(a) Master
SCE
SCL
SDI 1 1 1 0 0 0 1 0 D1 D2 D3 D4 --- D94 D95 D96 0 0 0 0 0 0 0 0 0 0 --- 0 DR SS DT0 DT1 KM0 KM1 KM2 P0 P1 P2 P3 FL FC0 FC1 FC2 FC3 OC SC BU0 BU1 BU2 0 0 0
Device Address
8 bits
Display Data
96 bits
Control Data
54 bits
DD
2 bits
SCE
SCL
SDI 1 1 1 0 0 0 1 0 D97 D98 D99 D100 --- D190 D191 D192 0 0 0 0 0 0 0 0 0 0 --- 0 0 SSC 0 PG1 PG2 PG3 PG4 PG5 PG6 PG7 PG8 PG9 PF0 PF1 PF2 PF3 PF4 CT0 CT1 CT2 CT3 0 0 1
Device Address
8 bits
Display Data
96 bits
Control Data
54 bits
DD
2 bits
SCE
SCL
SDI 1 1 1 0 0 0 1 0 D193 D194 --- D203 D204 0 --- 0 0 0 0 0 0 0 0 0 0 0 --- 0 0 WN10 WN11 --- WN17 WN18 WN20 WN21 --- WN27 WN28 WN30 WN31 --- WN37 WN38 WN40 WN41 --- WN47 WN48 0 1 0
Device Address
8 bits
Display Data
12 bits
Control Data
138 bits
DD
2 bits
SCE
SCL
SDI 1 1 1 0 0 0 1 0 0 0 0 0 --- 0 0 0 0 0 0 0 0 0 0 0 WN50 WN51 --- WN57 WN58 WN60 WN61 --- WN67 WN68 WN70 WN71 --- WN77 WN78 WN80 WN81 --- WN87 WN88 WN90 WN91 --- WN97 WN98 0 1 1
Device Address
8 bits
Control Data
150 bits
DD
2 bits
(Note11)
(b) Slave
SCE
SCL
SDI 0 0 0 1 0 0 1 0 D1 D2 D3 D4 --- D94 D95 D96 0 0 0 0 0 0 0 0 0 0 --- 0 DR SS DT0 DT1 KM0 KM1 KM2 P0 P1 P2 P3 FL FC0 FC1 FC2 FC3 OC SC BU0 BU1 BU2 0 0 0
Device Address
8 bits
Display Data
96 bits
Control Data
54 bits
DD
2 bits
SCE
SCL
SDI 0 0 0 1 0 0 1 0 D97 D98 D99 D100 --- D190 D191 D192 0 0 0 0 0 0 0 0 0 0 --- 0 0 SSC 0 PG1 PG2 PG3 PG4 PG5 PG6 PG7 PG8 PG9 PF0 PF1 PF2 PF3 PF4 CT0 CT1 CT2 CT3 0 0 1
Device Address
8 bits
Display Data
96 bits
Control Data
54 bits
DD
2 bits
SCE
SCL
SDI 0 0 0 1 0 0 1 0 D193 D194 --- D212 D213 0 --- 0 0 0 0 0 0 0 0 0 0 0 --- 0 0 WN10 WN11 --- WN17 WN18 WN20 WN21 --- WN27 WN28 WN30 WN31 --- WN37 WN38 WN40 WN41 --- WN47 WN48 0 1 0
Device Address
8 bits
Display Data
21 bits
Control Data
129 bits
DD
2 bits
SCE
SCL
SDI 0 0 0 1 0 0 1 0 0 0 0 0 --- 0 0 0 0 0 0 0 0 0 0 0 WN50 WN51 --- WN57 WN58 WN60 WN61 --- WN67 WN68 WN70 WN71 --- WN77 WN78 WN80 WN81 --- WN87 WN88 WN90 WN91 --- WN97 WN98 0 1 1
Device Address
8 bits
Control Data
150 bits
DD
2 bits
(Note11)
(Note11) DD is direction data.
Figure 12. 3-SPI Data Transfer Format
・Device code････････････････････”47H” for Master , “48H” for Slave
・KM0 to KM2･････････････････････Key Scan output port/Segment output port switching control data
・D1 to D204･･････････････････････Display data for Master
・D1 to D213･･････････････････････Display data for Slave
・SS･････････････････････････････Master Clock and Sync output port/Segment output port switching control data
・SSC･･･････････････････････････SEG/COM output port switching control data
・P0 to P3････････････････････････Segment output port/general-purpose output port switching control data
・FL･････････････････････････････Line Inversion or Frame Inversion switching control data
・DR････････････････････････････1/3 bias driver or 1/2 bias driver switching control data
・DT0 to DT1･････････････････････1/5-duty drive, 1/4-duty drive, 1/3-duty drive or 1/1-duty(static) drive switching control data
・FC0 to FC3･････････････････････Common/segment output waveform frame frequency setting control data
・OC････････････････････････････Internal oscillator operating mode/External clock operating mode switching control data
・SC････････････････････････････Segment on/off control data
・BU0 to BU2･････････････････････Normal mode/power-saving mode control data
・PG1 to PG9････････････････････ PWM/General Purpose output select data
・PF0 to PF4･････････････････････PWM output waveform frame frequency setting control data.
・CT0 to CT3･････････････････････LCD bias voltage VLCD setting control data.
・W10 to W18, W20 to W28, W30 to W38, W40 to W48, W50 to W58, W60 to W68, W70 to W78, W80 to W88, W90 to W98
･･････････････････････････････････PWM output duty setting control data
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TSZ22111・15・001
14/66
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29.Jun.2015 Rev.002