HYS64D32020 Datasheet, PDF (17/34 Pages) Qimonda AG – 200-Pin Small Outline Dual-In-Line Memory Modules

Internet Data Sheet
3.3
AC Characteristics
HYS64D[32/16]0x0[G/H]DL–[5/6]–C
Small-Outline DDR SDRAM Modules
Parameter
Symbol
TABLE 11
AC Timing - Absolute Specifications for PC3200 and PC2700
–5
DDR400B
–6
DDR333
Unit Note¹⁾/ Test
Condition
DQ output access time from CK/CK t_AC
CK high-level width
t_CH
Clock cycle time
t_CK
CK low-level width
t_CL
Auto precharge write recovery +
t_DAL
precharge time
DQ and DM input hold time
t_DH
DQ and DM input pulse width (each t_DIPW
input)
DQS output access time from CK/CK t_DQSCK
DQS input low (high) pulse width
(write cycle)
t_DQSL,H
DQS-DQ skew (DQS and associated
DQ signals)
Write command to 1^st DQS latching
transition
t_DQSQ
t_DQSS
DQ and DM input setup time
t_DS
DQS falling edge hold time from CK t_DSH
(write cycle)
DQS falling edge to CK setup time t_DSS
(write cycle)
Clock Half Period
t_HP
Data-out high-impedance time from t_HZ
CK/CK
Address and control input hold time t_IH
Control and Addr. input pulse width t_IPW
(each input)
Min.
Max.
–0.5
+0.5
0.45
0.55
5
8
6
12
7.5
12
0.45
0.55
(t_WR/t_CK)+(t_RP/t_CK)
0.4
—
1.75
—
–0.6
+0.6
0.35
—
—
+0.40
0.72
1.25
0.4
—
0.2
—
0.2
—
Min. (t_CL, t_CH) —
—
+0.7
0.6
—
0.7
—
2.2
—
Min.
–0.7
0.45
6
6
7.5
0.45
Max.
+0.7
0.55
12
12
12
0.55
0.45
—
1.75
—
–0.6
+0.6
0.35
—
—
+0.45
0.75
1.25
0.45
—
0.2
—
0.2
—
Min. (t_CL, t_CH) —
–0.7
+0.7
0.75
—
0.8
—
2.2
—
ns
2)3)4)5)
t_CK
2)3)4)5)
ns CL = 3.0 ^2)3)4)5)
ns CL = 2.5 ^2)3)4)5)
ns CL = 2.0 ^2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)6)
ns
2)3)4)5)
ns
2)3)4)5)
ns
2)3)4)5)
t_CK
2)3)4)5)
ns TSOPII ^2)3)4)5)
t_CK
2)3)4)5)
ns
2)3)4)5)
t_CK
2)3)4)5)
t_CK
2)3)4)5)
ns
2)3)4)5)
ns
2)3)4)5)7)
ns Fast slew rate
3)4)5)6)8)
ns Slow slew rate
3)4)5)6)8)
ns
2)3)4)5)9)
Rev. 1.31, 2006-09
17
03292006-VN6D-DETI