HYB39S128400F Datasheet, PDF (15/21 Pages) Qimonda AG – 128-MBit Synchronous DRAM

4.2
AC Characteristics
Parameter
Clock and Clock Enable
Clock Frequency
Access Time from Clock
Clock High Pulse Width
Clock Low Pulse Width
Transition Time of Clock (Rise and Fall)
Setup and Hold Times
Input Setup Time
Input Hold Time
CKE Setup Time
CKE Hold Time
Mode Register Set-up to Active delay
Power Down Mode Entry Time
Common Parameters
Row to Column Delay Time
Row Precharge Time
Row Active Time
Row Cycle Time
Row Cycle Time during Auto Refresh
Activate(a) to Activate(b) Command period
CAS(a) to CAS(b) Command period
Refresh Cycle
Refresh Period (4096 cycles)
Self Refresh Exit Time
Data Out Hold Time
Read Cycle
Data Out to Low Impedance Time
Data Out to High Impedance Time
DQM Data Out Disable Latency
Data Sheet
HY[B/I]39S128[40/80/16][0/7]F[E/T](L)
128-MBit Synchronous DRAM
TABLE 13
AC Timing - Absolute Specifications –7
Symbol
–7
Unit Note
PC133– 222
Min. Max.
t_CK
7
—
7.5
—
ns
CL3 ¹⁾²⁾³⁾
ns
CL2 ¹⁾²⁾³⁾
t_AC
—
5.4
ns
CL3¹⁾²⁾³⁾
—
5.4
ns
CL2^1)2)3)4)5)
t_CH
2.5
—
ns
1)2)3)
t_CL
2.5
—
ns
1)2)3)
t_T
0.3
1.2
ns
1)2)3)
t_IS
1.5
—
t_IH
0.8
—
t_CKS
1.5
—
t_CKH
0.8
—
t_RSC
2
—
t_SB
0
7
ns
1)2)3)6)
ns
1)2)3)6)
ns
1)2)3)6)
ns
1)2)3)6)
t_CK
1)2)3)
ns
1)2)3)
t_RCD
15
—
ns
1)2)3)7)
t_RP
15
—
ns
1)2)3)7)
t_RAS
37
100k
ns
1)2)3)7)
t_RC
60
—
ns
1)2)3)7)
t_RFC
63
—
ns
1)2)3)
t_RRD
14
—
ns
1)2)3)7)
t_CCD
1
—
t_CK
1)2)3)
t_REF
–
64
t_SREX
1
—
t_OH
3
—
ms
1)2)3)
t_CK
1)2)3)
ns
1)2)3)5)
t_LZ
0
—
t_HZ
3
7
t_DQZ
—
2
ns
1)2)3)
ns
1)2)3)
t_CK
1)2)3)
Rev. 1.32, 2007-10
15
10122006-I6LJ-WV3H