HYS64D64020GBDL Datasheet, PDF (16/25 Pages) Infineon Technologies AG – 200-Pin Small Outline Dual-In-Line Memory Modules

HYS64D64020GBDL–[5/6/7/8]–B
Small Outline DDR SDRAM Modules
AC Characteristics
4
AC Characteristics
Table 10 AC Timing - Absolute Specifications –8/–7
Parameter
Symbol
DQ output access time from CK/CK
t_AC
DQS output access time from CK/CK
t_DQSCK
CK high-level width
t_CH
CK low-level width
t_CL
Clock Half Period
t_HP
Clock cycle time
t_CK3
t_CK2.5
t_CK2
t_CK1.5
DQ and DM input hold time
t_DH
DQ and DM input setup time
t_DS
Control and Addr. input pulse width (each input) t_IPW
DQ and DM input pulse width (each input)
t_DIPW
Data-out high-impedance time from CK/CK t_HZ
Data-out low-impedance time from CK/CK
t_LZ
Write command to 1^st DQS latching transition t_DQSS
DQS-DQ skew (DQS and associated DQ
signals)
t_DQSQ
Data hold skew factor
DQ/DQS output hold time
t_QHS
t_QH
DQS input low (high) pulse width (write cycle) t_DQSL,H
DQS falling edge to CK setup time (write cycle) t_DSS
DQS falling edge hold time from CK (write
cycle)
t_DSH
Mode register set command cycle time
Write preamble setup time
Write postamble
Write preamble
Address and control input setup time
t_MRD
t_WPRES
t_WPST
t_WPRE
t_IS
–8
–7
DDR200
DDR266A
Min. Max. Min. Max.
–0.8 +0.8 –0.75 +0.75
–0.8 +0.8 –0.75 +0.75
0.45 0.55 0.45 0.55
0.45 0.55 0.45 0.55
min. (t_CL, t_CH) min. (t_CL, t_CH)
8 12
7
12
8 12
7
12
10 12
7.5 12
10 12
——
0.6 —
0.5 —
0.6 —
0.5 —
2.5 —
2.2 —
2.0 —
1.75 —
–0.8 +0.8 –0.75 +0.75
–0.8 +0.8 –0.75 +0.75
0.75 1.25 0.75 1.25
— +0.6 — +0.5
— 1.0
t_HP —
–
t_QHS
0.35 —
0.2 —
0.2 —
—
t_HP –
t_QHS
0.75
—
0.35 —
0.2 —
0.2 —
2—
0—
0.40 0.60
0.25 —
1.1 —
2
—
0
—
0.40 0.60
0.25 —
0.9 —
Unit Note/
Test Conditio
n ¹⁾
ns ^2)3)4)5)
ns ^2)3)4)5)
t_CK ^2)3)4)5)
t_CK ^2)3)4)5)
ns ^2)3)4)5)
ns CL = 3.0 ^2)3)4)5)
ns CL = 2.5 ^2)3)4)5)
ns CL = 2.0 ^2)3)4)5)
ns CL = 1.5 ^2)3)4)5)
ns ^2)3)4)5)
ns ^2)3)4)5)
ns ^2)3)4)5)6)
ns ^2)3)4)5)6)
ns ^2)3)4)5)7)
ns ^2)3)4)5)7)
t_CK ^2)3)4)5)
ns TFBGA^2)3)4)5)
ns TFBGA^2)3)4)5)
ns ^2)3)4)5)
t_CK ^2)3)4)5)
t_CK ^2)3)4)5)
t_CK ^2)3)4)5)
t_CK ^2)3)4)5)
ns ^2)3)4)5)8)
t_CK ^2)3)4)5)9)
t_CK ^2)3)4)5)
ns fast slew rate
3)4)5)6)10)
1.1 —
1.0 —
ns slow slew rate
3)4)5)6)10)
Address and control input hold time
t_IH
1.1 —
0.9 —
ns fast slew rate
3)4)5)6)10)
1.1 —
1.0 —
ns slow slew rate
3)4)5)6)10)
Data Sheet
16
V1.0, 2003-08