HYS72D32300GBR-5-B Datasheet, PDF(15/48 Page) Infineon Technologies AG – 184 - Pin Registered Double Data Rate SDRAM Modules

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HYS72D32300GBR-5-B Datasheet, PDF (15/48 Pages) Infineon Technologies AG – 184 - Pin Registered Double Data Rate SDRAM Modules

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HYS72D[32/64/128]3[00/20]GBR

Registered Double Data Rate SDRAM Modules

Pin Configuration

RS1

RS0

DQS0

DM0/DQS9

DQS4

DM4/DQS13

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D13

DQS1

DM1/DQS10

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

DQS5

DM5/DQS14

CS DQS

D10

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D14

DQS2

DM2/DQS11

DQS3

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DM3/DQS12

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D11

DQS6

DM6/DQS15

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7/DQS16

CS DQS

D12

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D15

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

D16

DQS8

DM8/DQS17

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS DQS

DM CS DQS

I/O 0

SCL

I/O 1 D17

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

CS0

CS1

BA0-BA1

A0-A12

RAS

CAS

CKE0

CKE1

PCK

RS0 -> CS : SDRAM D0-D8

RS1 -> CS : SDRAM D9-D17

RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D17

RA0-RA12 -> A0-A12: SDRAMs D0 - D17

RRAS -> RAS : SDRAMs D0 - D17

RCAS -> CAS : SDRAMs D0 - D17

RCKE0 -> CKE: SDRAMs D0 - D8

RCKE1 -> CKE: SDRAMs D9 - D17

RWE -> WE : SDRAMs D0 - D17

RESET

Serial PD

A0 A1 A2

SA0 SA1 SA2

VDDSPD

SDA

VDD,VDDQ

VREF

V SS

V DDID

EEPROM

D0 - D17

Strap: see Note 4

CK0, CK 0 --------- PLL*

* Wire per Clock Loading Table/Wiring Diagrams

Notes:

1. DQ-to-I/O wiring may be changed within a byte.

2. DQ/DQS/DM/CKE/S relationships must be

maintained as shown.

3. DQ, DQS, Adress and control resistors: 22 Ohms.

4. VDDID strap connections

STRAP OUT (OPEN): VDD = VDDQ

5. SDRAM placement alternates between the back

and front of the DIMM.

Figure 3 Block Diagram: Two Ranks 64M Ã 72 DDR-I SDRAM DIMM Module (32MÃ8 components)

HYS 72D64320GBR on Raw Card B

Data Sheet

Rev. 1.1, 2004-04

10102003-01E2-HPA8

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