HYMD232G726D8-K Datasheet, PDF(7/30 Page) Hynix Semiconductor

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HYMD232G726D8-K Datasheet, PDF (7/30 Pages) Hynix Semiconductor – 184pin Registered DDR SDRAM DIMMs

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184pin Registered DDR SDRAM DIMMs

FUNCTIONAL BLOCK DIAGRAM

1GB, 128Mb x 72 ECC Registered DIMM : HYM212G726DS[P]4[M]

VSS

/RS1

/RS0

DQS0

DQ00

DQ01

DQ02

DQ03

DQS1

DQ08

DQ09

DQ10

DQ11

DQS2

DQ16

DQ17

DQ18

DQ19

DQS3

DQ24

DQ25

DQ26

DQ27

DQS4

DQS5

DQ32

DQ33

DQ34

DQ35

DQS6

DQ40

DQ41

DQ42

DQ43

DQ48

DQ49

DQ50

DQ51

DQS7

DQ56

DQ57

DQ58

DQ59

DQS8

CB0

CB1

CB2

CB3

DQS /CS DM

I/O0

I/O1 D0

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D1

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D2

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D3

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D4

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D5

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D6

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D7

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 D8

I/O2

I/O3

DM0/DQS9

DQS /CS DM

I/O0

I/O1 D18

I/O2

I/O3

DQ04

DQ05

DQ06

DQ07

DM1/DQS10

DQS /CS DM

I/O0

I/O1 D19

I/O2

I/O3

DQ12

DQ13

DQ14

DQ15

DM2/DQS11

DQS /CS DM

I/O0

I/O1 D20

I/O2

I/O3

DQ20

DQ21

DQ22

DQ23

DM3/DQS12

DQS /CS DM

I/O0

I/O1 D21

I/O2

I/O3

DQ28

DQ29

DQ30

DQ31

DM4/DQS13

DQS /CS DM

I/O0

I/O1 D22

I/O2

I/O3

DQ36

DQ37

DQ38

DQ39

DM5/DQS14

DQS /CS DM

I/O0

I/O1 D23

I/O2

I/O3

DQ44

DQ45

DQ46

DQ47

DM6/DQS15

DQS /CS DM

I/O0

I/O1 D24

I/O2

I/O3

DQ52

DQ53

DQ54

DQ55

DM7/DQS16

DQS /CS DM

I/O0

I/O1 D25

I/O2

I/O3

DQ60

DQ61

DQ62

DQ63

DM8/DQS17

DQS /CS DM

I/O0

I/O1 D26

I/O2

I/O3

CB4

CB5

CB6

CB7

DQS /CS DM

I/O0

I/O1 DD09

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD027

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD010

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD028

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD011

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD029

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD012

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD030

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD013

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD031

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD014

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD032

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD015

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD033

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD016

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD034

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD017

I/O2

I/O3

DQS /CS DM

I/O0

I/O1 DD035

I/O2

I/O3

VDDSPD

Serial PD

/S0

/S1

BA0-BA1

R /RS0->/CS : SDRAMs D0-D17

E /RS1->/CS : SDRAMs D18-D35

VDDQ

RBA0-RBA1-> : BA0->BA1 : SDRAMs D0-D35 VDD

DO-D35

Serial PD

SCL

SDA

DO-D35

WP A0 A1 A2

A0-A12

/RAS

RA0-RA12-> : A0->A12 : SDRAMs D0-D35 VREF

S /RRAS->/RAS : SDRAMs D0-D35

VSS

DO-D35

SA0 SA1SA2

/CAS

CKE0

CKE1

/WE

PCK

/PCK

/RCAS->/CAS : SDRAMs D0-D35

RCKE0->CKE : SDRAMs D0-D17

RCKE1->CKE : SDRAMs D18-D35

VDDID

Note :

Strap:see Note 4

1. DQ-to-I/O wiring may be changed within a byte.

R /RWE->WE : SDRAMs D0-D35

2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.

3. DQ/DQS resistors should be 22 Ohms.

/RESET

4. VDDID strap connections (for memory device VDD, VDDQ) :

STRAP OUT (OPEN) : VDD = VDDQ

CKO, /CKO------PLL*

* Wire per Clock Loading Table/Wiring Diagram

STRAP IN (VSS) : VDD â VDDQ

5. Address and control resistors should be 22 Ohms.

6. Each Chip Select and CKE pair alternate between decks for thermal

enhancement.

Rev. 1.1 /May. 2005

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