HYMD232G726D8-K Datasheet, PDF (4/30 Pages) Hynix Semiconductor – 184pin Registered DDR SDRAM DIMMs

184pin Registered DDR SDRAM DIMMs
FUNCTIONAL BLOCK DIAGRAM
256MB, 32Mb x 72 ECC Registered DIMM: HYMD232G726D[P]8[M]
/RS0
DQS0
DM0
DQ00
DQ01
DQ02
DQ03
DQ04
DQ05
DQ06
DQ07
DQS1
DM1
DQ08
DQ09
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DM8
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM /CS
I/O0
DQS
I/O1
D0 ^I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
DM /CS DQS
I/O0
I/O1
D1 ^I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
DM /CS
I/O0
DQS
I/O1
D2 ^I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
DM /CS
I/O0
DQS
I/O1
D3 ^I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS
D4
DQS
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS DQS
D5
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS DQS
D6
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS DQS
D7
DM /CS
I/O0
DQS
I/O1
D8 ^I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
Serial PD
SCL
WP A0 A1 A2
SA0 SA1 SA2
SDA
VDDSPD
VDDQ
VDD
VREF
VSS
VDDID
Serial PD
DO-D8
DO-D8
DO-D8
DO-D8
Strap:see Note 4
/S0
BA0-BA1
A0-A13
/RAS
/CAS
CKE0
/WE
PCK
/PCK
R
/RS0->/CS : SDRAMs D0-D8
E
RBA0-RBA1-> : BA0->BA1 : SDRAMs D0-D8
G
RA0-RA13-> : A0->A13 : SDRAMs D0-D8
I
S
/RRAS->/RAS : SDRAMs D0-D8
T
/RCAS->/CAS : SDRAMs D0-D8
E
RCKEO->CKE : SDRAMs D0-D8
R
/RWE->/WE : SDRAMs D0-D8
/RESET
CKO, /CKO------PLL*
* Wire per Clock Loading Table/Wiring Diagram
Note :
1. DQ-to-I/O wiring may be changed within a byte.
2. DQ/DQS/DM/CKE/S relationships must be maintained
as shown.
3. DQ/DQS resistors should be 22 Ohms.
4. VDDID strap connections (for memory device VDD, VDDQ) :
STRAP OUT (OPEN) : VDD = VDDQ
STRAP IN (VSS) : VDD ≠ VDDQ
5. SDRAM placement alternates between the back and
front sides of the DIMM.
6. Address and control resistors should be 22 Ohms.
Rev. 1.1 /May. 2005
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