BU4015B_09 Datasheet, PDF (4/18 Pages) Rohm – High Voltage CMOS Logic ICs

BU4015B,BU4015BF,BU4021B,BU4021BF,
BU4094BC,BU4094BCF,BU4094BCFV,BU4538B,BU4028B
Technical Note
●Electrical Characteristics(BU4021B)
DC Characteristics (Unless otherwise noted VSS=0[V],Ta=25[℃])
Parameter
Symbol
Limits
Min
Typ
Max
Unit _VDD[V]
Condition
3.5
－
－
5
Input ‘H’ voltage
VIH
7.0
－
－
V
10
－
11.0
－
－
15
－
－
1.5
5
Input ‘L’ voltage
VIL
－
－
3.0
V
10
－
－
－
4.0
15
Input ‘H’ current
IIH
－
－
0.3
μA
15
VIH=15[V]
Input ‘L’ current
IIL
－
－
-0.3
μA
15
VIL=0[V]
4.95
－
－
5
Output ‘H’ voltage
VOH
9.95
－
－
V
10
IO=0[mA]
14.95
－
－
15
－
－
0.05
5
Output ‘L’ voltage
VOL
－
－
0.05
V
10
IO=0[mA]
－
－
0.05
15
-0.16
－
－
5
VOH=4.6[V]
Output ‘H’ current
IOH
-0.4
－
－
mA
5
VOH=9.5[V]
-1.2
－
－
15
VOH=13.5[V]
0.44
－
－
5
VOL=0.4[V]
Output ‘L’ current
IOL
1.1
－
－
mA
10
VOL=0.5[V]
3.0
－
－
15
VOL=1.5[V]
－
－
20
5
Static supply current
IDD
－
－
40
μA
10
VI=VDD or GND
－
－
80
15
Switching Characteristics (Unless otherwise noted VSS=0[V],Ta=25[℃],CL=50[pF])
Parameter
Symbol
Limits
Min
Typ
Max
Unit _VDD[V]
－
180
－
5
Output rising time
tTLH
－
90
－
ns
10
－
65
－
15
－
100
－
5
Output falling time
tTHL
－
50
－
ns
10
－
40
－
15
“L” to ”H”
－
400
－
5
Propagation delay time
tPLH
－
170
－
ns
10
CLOCK→Q P/S→Q
－
115
－
15
“H” to ”L”
－
400
－
5
Propagation delay time
tPHL
－
170
－
ns
10
CLOCK→Q P/S→Q
－
115
－
15
－
150
－
5
Set up time
tsu
－
50
－
ns
10
－
30
－
15
Minimum clock pulse
width
tW(CLK)
－
－
－
150
75
40
－
－
－
ns
5
10
15
Maximum clock
frequency
f (CLK)
Max.
－
－
－
3.0
6.0
8.0
－
－
MHz
－
5
10
15
Maximum clock
rising/falling time
tr(CLK)
tf(CLK)
－
－
－
－
－
－
15
5.0
μs
4.0
5
10
15
Minimum P/S
Control pulse width
－
150
－
5
tw(P/S)
－
75
－
ns
10
－
40
－
15
Input capacitance
CIN
－
5
－
pF
－
Condition
－
－
－
－
－
－
－
－
－
－
Fig.No
－
－
－
－
11
12
11
12
－
Fig.No
－
－
13・15
14・16
17
19
－
－
20
－
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