CD4018BMS Datasheet, PDF (6/9 Pages) Intersil Corporation – CMOS Presettable Divide-By- “N” Counter

Logic Diagram
RESET
* ¹⁵
PRESET
ENABLE
* ¹⁰
DATA
*¹
CLOCK
* ¹⁴
CD4018BMS
R
PE
PE
R 2^*
J1
D1 Q1
CL Q1
PE PE
R 3^*
J2
D2 Q2
CL Q2
PE PE
R 7^*
J3
D3 Q3
CL Q3
PE PE
R 9^*
J4
D4 Q4
CL Q4
PE PE
R 12 ^*
J5
D5 Q5
CL Q5
PE PE
5 Q1
4 Q2
FIGURE 1. LOGIC DIAGRAM
6 Q3
11 Q4
13 Q5
CL
CL
R
CL ^JN
CL
p
DN
n
VDD ^CL
VSS
*ALL INPUTS PROTECTED
BY CMOS INPUT
PROTECTION NETWORK
PE
p
n
PE
p
n
CL
p
PE
n
CL
CL
p
n
QN
CL
CL
p
n
CL QN
FIGURE 2. DETAIL OF A TYPICAL STAGE
7-355